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J-GLOBAL ID：201702265043689410   整理番号：17A0504092

アナログ部品要件緩和による12ビット1.25MS/秒の面積効率的な基数値自己推定非バイナリ巡回型AD変換器

A 12-bit 1.25MS/s Area-Efficient Radix-Value Self-Estimated Non-Binary Cyclic ADC with Relaxed Requirements on Analog Components

著者 (5件)： SAN Hao (Tokyo City University) ,  SUGAWARA Rompei (Tokyo City University) ,  HOTTA Masao (Tokyo City University) ,  MATSUURA Tatsuji (Tokyo University of Science) ,  AIHARA Kazuyuki (Institute of Industrial Science The University of Tokyo)
資料名： IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web)  (IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences (Web))
巻： E100.A  号： 2  ページ： 534-540(J-STAGE)  発行年： 2017年 
JST資料番号： U0466A  ISSN： 1745-1337  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 12ビット,1.25MS/秒の巡回型AD変換器(ADC)を提案し,回路設計し,90nm-CMOS技術で製造した。活性領域は僅か0.037平方ミリである。提案ADCは非バイナリAD変換段で構成し,オンチップ非バイナリ-バイナリディジタルブロックは組込み基数値自己推定方式を含む。従って,非バイナリ変換アーキテクチャを採用した場合,提案ADCは他のスタンドアロンバイナリADCと同じある。非バイナリ1ビット/段階アーキテクチャの冗長性によりADCのアナログコンポーネントの精度要件を緩和し,その結果,増幅器や比較器などアナログ回路の実現を簡素化し,高密度Metal-Oxide-Metalコンデンサを用いてチップ面積を縮小した。更に,基数値自己推定技術は簡単な論理回路だけで実現でき,ADCの活性領域を大幅に縮小した。試作ADCはコンデンサ整合を改善するため低利得の増幅器とコンデンサだけを用いてSNDR 62.3dBを達成した。提案ADCは供給電圧1.4Vと1.25MS/秒でアナログ回路の消費電力が490μWである。測定したINLは+0.94/-0.7,INLは30kHzの正弦波入力で+0.94/-0.7LSBである。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  *半導体集積回路 ,  *回路設計 ,  面積 ,  効率 ,  *超小形回路技術 ,  *雑音特性 ,  速度 ,  非線形性
準シソーラス用語： *CMOS回路 ,  INL ,  SNDR ,  サンプリング速度 ,  チップ面積 ,  面積効率

著者キーワード (5件)： cyclic ADC ,  non-binary ADC ,  radix-value estimation algorithm ,  β-expansion ,  multiply-by-β MDAC.

分類 (2件)： AD・DA変換回路  (NC05080M) ,  半導体集積回路  (NC03162T)

引用文献 (15件)：

• [1] H. Nakane, R. Ujiie, T. Oshima, T. Yamamoto, K. Kimura, Y. Okuda, K. Tsuiji, and T. Matsuura, “A fully integrated SAR ADC using digital correction technique for triple-mode mobile transceiver,” IEEE J. Solid-State Circuits, vol.49, no.11, pp.2503-2514, Nov. 2014. doi: 10.1109/JSSC.2014.2357436.
• [2] Y. Huang and T. Lee, “A 0.02-mm² 9-Bit 50-MS/s cyclic ADC in 90-nm digital CMOS technology,” IEEE J. Solid-State Circuits, vol.45, no.3, pp.610-619, March 2010.
• [3] H. San, R. Sugawara, M. Hotta, T. Matsuura, and K. Aihara, “An area-efficient 12-bit 1.25MS/s radix-value self-estimated non-binary ADC with relaxed requirements on analog components,” IEEE Custom Integrated Circuits Conference 2014 (CICC 2014), pp.1-4, T-03, San Jose, USA, Sept. 2014.
• [4] R. Suzuki, T. Maruyama, H. San, K. Aihara, and M. Hotta, “Robust cyclic ADC architecture based on β-expansion,” IEICE Trans. Electron., vol.E96-C, no.4, pp.553-559, April 2013.
• [5] R. Sugawara, H. San, K. Aihara, and M. Hotta, “Experimental implementation of non-binary cyclic ADCs with radix value estimation algorithm,” IEICE Trans. Electron., vol.E97-C, no.4, pp.308-315, April 2014.

タイトルに関連する用語 (11件)： アナログ ,  緩和 ,  ビット ,  秒 ,  面積効率 ,  基数 ,  自己 ,  推定 ,  バイナリ ,  巡回 ,  AD変換器