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J-GLOBAL ID：201902274906851757   整理番号：19A0511488

低電力64kb Josephson-CMOSハイブリッドメモリの完全機能動作【JST・京大機械翻訳】

Fully Functional Operation of Low-Power 64-kb Josephson-CMOS Hybrid Memories

著者 (3件)： Konno Gen (Department of Electrical and Computer Engineering, Yokohama National University, Yokohama, Japan) ,  Yamanashi Yuki (Department of Electrical and Computer Engineering, Yokohama National University, Yokohama, Japan) ,  Yoshikawa Nobuyuki (Department of Electrical and Computer Engineering, Yokohama National University, Yokohama, Japan)
資料名： IEEE Transactions on Applied Superconductivity  (IEEE Transactions on Applied Superconductivity)
巻： 27  号： 4  ページ： ROMBUNNO.1300607.1-7  発行年： 2017年 
JST資料番号： W0177A  ISSN： 1051-8223  CODEN： ITASE9  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 単一磁束量子ディジタルシステムにおけるメモリボトルネックを克服するために,サブナノ秒アクセス時間をもつJosephson-CMOSハイブリッドメモリを開発した。本研究では,64kb CMOS静的RAMの電力消費を低減することを目的とした。3つのアプローチ,メモリセルの小型化,データドライバの改良,およびバイナリツリーデコーダの採用を行った。これらの技術を用いることにより,64kb CMOS静的RAMの電力消費を,書込み動作で54%,読出し動作で8%低減した。さらに,Rohm 0.18μmプロセスとAIST標準プロセス2を用いることにより,低電力CMOS静的RAM,Josephson界面回路,Josephson電流センサから成る64kb Josephson-CMOSハイブリッドメモリの完全機能動作を実証することを目的とした。低速度で任意のアドレスアクセスに対する正しいメモリ動作を確認した。全アクセス時間は1718psと評価され,電力消費は書込み動作で27.62mW,回路シミュレーションで読出し動作で21.25mWと推定された。これらの評価に基づいて,将来のCMOSプロセスを用いたハイブリッドメモリのアクセス時間と電力消費を検討した。Copyright 2019 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： ナノ秒 ,  小型化 ,  呼出時間 ,  SRAM ,  *記憶装置 ,  界面 ,  センサ ,  電力消費 ,  記憶素子 ,  *CMOS ,  復号器 ,  回路シミュレーション
準シソーラス用語： CMOSプロセス ,  読出し ,  単一磁束量子 , 【Automatic Indexing@JST】

分類 (3件)： 図形・画像処理一般  (JE04010I) ,  専用演算制御装置  (JC04030Y) ,  半導体集積回路  (NC03162T)

タイトルに関連する用語 (2件)： 低電力 ,  CMOS