特許
J-GLOBAL ID：201903002317446204
ヘテロ接合バイポーラトランジスタの製造方法
発明者：
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出願人/特許権者：
代理人 (3件)：
山川 茂樹
, 小池 勇三
, 山川 政樹
公報種別：特許公報
出願番号（国際出願番号）：特願2016-082684
公開番号（公開出願番号）：特開2017-195217
特許番号：特許第6538608号
出願日： 2016年04月18日
公開日（公表日）： 2017年10月26日
請求項（抜粋）：
【請求項1】 III-V族化合物半導体からなる成長基板の上にIII-V族化合物半導体からなるエミッタ形成層、Ga,As,Sbを含むIII-V族化合物半導体からなるベース形成層、およびIII-V族化合物半導体からなるセットバック形成層を順次に形成する第1工程と、
基板の上にGaNまたはSiCからなるコレクタ形成層を形成する第2工程と、
前記セットバック形成層と前記コレクタ形成層とを貼り合わせ、前記基板の上に前記コレクタ形成層、前記セットバック形成層、前記ベース形成層、前記コレクタ形成層がこれらの順に積層された状態とする第3工程と、
前記セットバック形成層と前記コレクタ形成層とを貼り合わせた後に、前記成長基板を除去する第4工程と、
前記成長基板を除去した後、前記エミッタ形成層、前記ベース形成層、前記セットバック形成層、前記コレクタ形成層をパターニングし、前記基板の上に形成されたコレクタ層と、前記コレクタ層の上に形成されたセットバック層と、前記セットバック層の上に形成されたベース層と、前記ベース層の上に形成されたエミッタ層とを形成する第5工程と、
前記コレクタ層に接続するコレクタ電極と、前記ベース層に接続するベース電極と、前記エミッタ層に接続するエミッタ電極とを形成する第6工程と
を備え、
前記セットバック層は、前記ベース層とは異なるIII-V族化合物半導から構成し、かつ、前記コレクタ層と前記ベース層との間のバンドギャップエネルギーとする
ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
IPC (2件)：
H01L 21/331 ( 200 6.01)
, H01L 29/737 ( 200 6.01)
