特許
J-GLOBAL ID：201903007121064194

SiC接合型電界効果トランジスタ及びSiC相補型接合型電界効果トランジスタ

発明者：
木本 恒暢

木本 恒暢 について

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金子 光顕

金子 光顕 について

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中島 誠志

中島 誠志 について


出願人/特許権者：
国立大学法人京都大学

国立大学法人京都大学 について


代理人 (1件)： 特許業務法人前田特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-036440
公開番号（公開出願番号）：特開2019-091873
出願日： 2018年03月01日
公開日（公表日）： 2019年06月13日
要約：
【課題】広い温度範囲において、安定した動作が可能で、かつ、相補型JFETの作製が容易な、SiC接合型電界効果トランジスタを提供する。【解決手段】SiC接合型電界効果トランジスタは、SiC基板10の主面に、互いに離間して形成された第1導電型のソース領域11及びドレイン領域12と、ソース領域の下方に形成された第1導電型の埋込チャネル領域13と、SiC基板の主面であって、少なくもソース領域及び埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域14a、14bとを備え、埋込チャネル領域とドレイン領域とは、一対のゲート領域より下方に形成された第1導電型の埋込不純物領域15によって接続されている。【選択図】図1
請求項（抜粋）：
SiC基板の主面に、互いに離間して形成された第1導電型のソース領域及びドレイン領域と、 前記ソース領域の下方に形成された第1導電型の埋込チャネル領域と、 前記SiC基板の主面であって、少なくも前記ソース領域及び前記埋込チャネル領域を含む領域の両側に形成された一対の第2導電型のゲート領域と、 を備え、 前記埋込チャネル領域と、前記ドレイン領域とは、前記一対のゲート領域より下方に形成された第1導電型の埋込不純物領域によって接続されている、SiC接合型電界効果トランジスタ。
IPC (7件)：
H01L 21/337 ,  H01L 29/808 ,  H01L 21/338 ,  H01L 29/812 ,  H01L 21/823 ,  H01L 27/06 ,  H01L 27/098
FI (6件)：
H01L29/80 C ,  H01L29/80 V ,  H01L29/80 W ,  H01L29/80 E ,  H01L27/06 F ,  H01L27/098
Fターム (14件)：
5F102FA04 ,  5F102GA03 ,  5F102GB01 ,  5F102GB04 ,  5F102GC03 ,  5F102GC05 ,  5F102GC09 ,  5F102GD04 ,  5F102GJ02 ,  5F102GL02 ,  5F102GR04 ,  5F102GR07 ,  5F102GR08 ,  5F102HC07
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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