特許
J-GLOBAL ID：201903009631770479

半導体装置の作製方法

発明者：
山崎 舜平

山崎 舜平 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2018-187615
公開番号（公開出願番号）：特開2018-201059
出願日： 2018年10月02日
公開日（公表日）： 2018年12月20日
要約：
【課題】酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、低消費電力の半導体装置を提供することを課題の一つとする。また、酸化物半導体層を用いる薄膜トランジスタを有する半導体装置において、信頼性の高い半導体装置を提供することを課題の一つとする。【解決手段】半導体装置において、ゲート電極層(ゲート配線層)と、ソース電極層又はドレイン電極層と電気的に接続する配線層とは、薄膜トランジスタの酸化物半導体層を覆う絶縁層及びゲート絶縁層を間に介して交差する構造とする。ゲート電極層、ゲート絶縁層、及びソース電極層又はドレイン電極層の積層構造によって形成される寄生容量を低減することができ、半導体装置の低消費電力化を実現できる。【選択図】図1
請求項（抜粋）：
基板上にゲート配線、及びゲート電極を形成し、 前記ゲート配線上、及び前記ゲート電極上にゲート絶縁層を形成し、 前記ゲート絶縁層上に、前記ゲート電極と重なる領域を有する酸化物半導体層を形成し、 前記酸化物半導体層上にソース電極、及びドレイン電極を形成し、 前記ソース電極上、前記ドレイン電極上、及び前記ゲート絶縁層上に前記酸化物半導体層と接する領域を有する酸化物絶縁層を形成し、 前記酸化物絶縁層上に第1の配線、及び第2の配線を形成し、 前記酸化物半導体層を形成したあとに、第1の加熱処理を行い、 前記第1の加熱処理のあとに、第2の加熱処理を行う半導体装置の作製方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
FI (3件)：
H01L29/78 618B ,  H01L29/78 627F ,  H01L29/78 619A
Fターム (72件)：
5F110AA02 ,  5F110AA09 ,  5F110BB01 ,  5F110BB02 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD03 ,  5F110DD04 ,  5F110DD07 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE14 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF09 ,  5F110FF28 ,  5F110FF30 ,  5F110GG01 ,  5F110GG13 ,  5F110GG14 ,  5F110GG15 ,  5F110GG16 ,  5F110GG25 ,  5F110GG28 ,  5F110GG35 ,  5F110GG43 ,  5F110GG57 ,  5F110GG58 ,  5F110HJ30 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK06 ,  5F110HK07 ,  5F110HK21 ,  5F110HK32 ,  5F110HK33 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HL22 ,  5F110HL23 ,  5F110NN03 ,  5F110NN04 ,  5F110NN16 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN25 ,  5F110NN27 ,  5F110NN33 ,  5F110NN34 ,  5F110NN36 ,  5F110NN40 ,  5F110NN73 ,  5F110QQ02 ,  5F110QQ11
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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