セラミックノーリード表面実装電子デバイス用の応力抑制インターポーザ

発明者： , ,
出願人/特許権者：
代理人 (3件)：伊東忠重 , 伊東忠彦 , 大貫進介
公報種別：特許公報
出願番号（国際出願番号）：特願2018-521614
特許番号：特許第6599556号
出願日： 2016年11月18日
請求項（抜粋）：

【請求項1】第1及び第2の電子デバイスそれぞれの第1及び第2のはんだ材料間に配置可能な応力抑制インターポーザであって、中心部と該中心部を取り囲む周辺部とを有するプレート素子であり、面積上限を持つ第1のキャビティを前記周辺部に画成し、且つ前記面積上限よりも高い面積下限を持つ第2のキャビティを前記中心部に画成するように形成されているプレート素子と、前記第1及び第2のはんだ材料と電気的に連通するように、それぞれ、前記第2のキャビティ内及び前記第1のキャビティ内に配置可能な第3及び第4のはんだ材料とを有し、前記第3のはんだ材料は、少なくとも前記第2及び第4のはんだ材料よりも柔軟であり且つ高い融点を持つ、応力抑制インターポーザ。

IPC (2件)：