薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法

発明者：
出願人/特許権者：
代理人 (2件)：村山靖彦 , 実広信哉
公報種別：公表公報
出願番号（国際出願番号）：特願2017-532085
公開番号（公開出願番号）：特表2019-503579
出願日： 2016年11月08日
公開日（公表日）： 2019年02月07日
要約：

薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法を提供する。該薄膜トランジスタ(100)は半導体層(120)、少なくとも3つのソース/ドレイン電極(130)及びゲート電極(110)を含んでおり、前記半導体層(120)は非ドープ部(129)、及び前記非ドープ部(129)に接続されるとともに連続してなる少なくとも3つのドープ部(120a)を含み、前記ドープ部(120a)は互いに間隔を開けて設置されかつ前記非ドープ部(129)の周辺に分布し、前記ソース/ドレイン電極(130)は互いに間隔を開けて設置されかつ前記ドープ部(129)の各々に電気的に接続され、前記ゲート電極(110)は前記半導体層(120)に垂直な方向において前記非ドープ部(129)と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びる。該薄膜トランジスタ(100)は、それに含まれたサブ薄膜トランジスタの特性に関する比較結果の精度を向上できる。

請求項（抜粋）：

薄膜トランジスタであって、少なくとも3つのドープ部、及び前記少なくとも3つのドープ部ごとに接続されるとともに連続してなる非ドープ部を含み、前記少なくとも3つのドープ部が互いに間隔を開けて設置されかつ前記非ドープ部の周辺に分布される半導体層と、互いに間隔を開けて設置され、かつ前記少なくとも3つのドープ部の各々に電気的に接続された少なくとも3つのソース/ドレイン電極と、前記半導体層に垂直な方向において前記非ドープ部と重なるとともに少なくとも前記非ドープ部と前記ドープ部との境界部まで延びるゲート電極と、を含む薄膜トランジスタ。

IPC (4件)：

H01L 29/786 , H01L 21/336 , G02F 1/136 , G09F 9/30

FI (7件)：

H01L29/78 616T , H01L29/78 616S , H01L29/78 616A , H01L29/78 624 , H01L29/78 612Z , G02F1/1368 , G09F9/30 338

Fターム (30件)：

2H192AA24 , 2H192CB02 , 2H192CB05 , 2H192HB04 , 2H192HB12 , 2H192HB22 , 5C094AA43 , 5C094BA03 , 5C094BA27 , 5C094BA43 , 5C094BA75 , 5C094CA19 , 5C094DA13 , 5C094DB04 , 5C094FB12 , 5C094FB14 , 5C094HA05 , 5C094HA08 , 5F110AA24 , 5F110BB01 , 5F110CC02 , 5F110CC08 , 5F110GG02 , 5F110GG12 , 5F110GG30 , 5F110HL14 , 5F110HM04 , 5F110HM12 , 5F110HM13 , 5F110HM15

引用特許：

審査官引用 (6件)

スイッチ素子、それを用いた表示装置及び半導体装置
公報種別：公開公報出願番号：特願2002-293171 出願人：株式会社半導体エネルギー研究所
特開平4-092475
特開平2-025067

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