特許

J-GLOBAL ID：201903014157426994

強誘電体キャパシタを備える不揮発性SRAM

発明者： 竹内 潔 ,  小林 正治 ,  平本 俊郎
出願人/特許権者： 一般財団法人生産技術研究奨励会
代理人 (3件)： 青木 俊明 ,  清水 守 ,  川合 誠
公報種別：公開公報
出願番号（国際出願番号）：特願2018-111061
公開番号（公開出願番号）：特開2019-215941
出願日： 2018年06月11日
公開日（公表日）： 2019年12月19日
要約：

【課題】所望の動作安定性を確保しつつキャパシタの静電容量を最小限に抑えて、消費電力を抑制することができるようにする。【解決手段】一対のCMOSインバータから成るラッチであって、一対の記憶ノードを含むラッチと、各記憶ノードに2つずつ接続された強誘電体キャパシタと、各記憶ノードに接続された強誘電体キャパシタの一方に接続された第1のプレート線と、各記憶ノードに接続された強誘電体キャパシタの他方に接続された第2のプレート線と、を備え、前記第1のプレート線に接続された強誘電体キャパシタの面積は、前記第1のプレート線に接続された強誘電体キャパシタ及び前記第2のプレート線に接続された強誘電体キャパシタの面積の合計値の0.5倍未満である。【選択図】図6

請求項（抜粋）：

一対のCMOSインバータから成るラッチであって、一対の記憶ノードを含むラッチと、 各記憶ノードに2つずつ接続された強誘電体キャパシタと、 各記憶ノードに接続された強誘電体キャパシタの一方に接続された第1のプレート線と、 各記憶ノードに接続された強誘電体キャパシタの他方に接続された第2のプレート線と、を備え、 前記第1のプレート線に接続された強誘電体キャパシタの面積は、前記第1のプレート線に接続された強誘電体キャパシタ及び前記第2のプレート線に接続された強誘電体キャパシタの面積の合計値の0.5倍未満であることを特徴とする不揮発性SRAM。

IPC (1件)：

G11C 14/00

FI (1件)：

G11C14/00 220

引用特許：

審査官引用 (4件)

• 強誘電性不揮発性ラッチ
  公報種別：公開公報   出願番号：特願2000-156902   出願人：ラムトロン・インターナショナル・コーポレーション
• 特許第6707702号
  
• 特定の機能利用可能性のための専用不揮発性アレイの制御
  公報種別：公表公報   出願番号：特願2015-531313   出願人：テキサスインスツルメンツインコーポレイテッド
• 特許第6707702号
  

引用文献：

審査官引用 (1件)

• "A Ferroelectric Memory-Based Secure Dynamically Programmable Gate Array"