特許
J-GLOBAL ID：201903018707462620

ビアアレイを含む集積回路、及びそれを製造するための方法

発明者：
金 容徳

金 容徳 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (3件)： 伊東 忠重 ,  伊東 忠彦 ,  大貫 進介
公報種別：公開公報
出願番号（国際出願番号）：特願2018-197321
公開番号（公開出願番号）：特開2019-080057
出願日： 2018年10月19日
公開日（公表日）： 2019年05月23日
要約：
【課題】 ビアアレイを含む集積回路、及びそれを製造するための方法を提供する。【解決手段】 ビアスタックを含み、該ビアスタックは、同一レベルで複数のビアを含むビアアレイを含み、該ビアアレイの複数のビアは、相互隣接した導電層のトラックが交差する地点に配置され、またはトラック間の中心線に沿って配置され、ビアオーバーラップは、導電層のトラックと平行に延長され、それにより、該ビアアレイによって犠牲になるトラックが減少し、向上された経路制御可能性に起因し、改善された性能、及び低減された面積を有する集積回路である。【選択図】 図3A
請求項（抜粋）：
第1水平方向に相互平行に延長される第1トラック上の導電パターンのうち、第1導電パターンを含む第1導電層と、 第2水平方向に相互平行に延長される第2トラック上の導電パターンのうち、第2導電パターン及び第3導電パターンを含む第2導電層と、 前記第1水平方向に相互平行に延長される第3トラック上の導電パターンのうち、第4導電パターンを含む第3導電層と、 前記第1導電パターンの上面にそれぞれ連結され、前記第2導電パターン及び第3導電パターンの下面にそれぞれ連結される、第1ビア及び第2ビアを含む第1ビアアレイと、 前記第2導電パターン及び前記第3導電パターンの上面にそれぞれ連結され、前記第4導電パターンの下面にそれぞれ連結される、第3ビア及び第4ビアを含む第2ビアアレイと、を含み、 前記第2導電層は、 前記第2導電パターンと前記第3導電パターンとの間の第2トラックに整列され、前記第2水平方向に延長され、前記第2導電パターン及び前記第3導電パターンと分離された導電パターン、 をさらに含む、ことを特徴とする集積回路。
IPC (6件)：
H01L 21/82 ,  H01L 21/768 ,  H01L 21/320 ,  H01L 23/522 ,  H01L 21/822 ,  H01L 27/04
FI (4件)：
H01L21/82 W ,  H01L21/90 A ,  H01L21/88 Z ,  H01L27/04 D
Fターム (34件)：
5F033UU05 ,  5F033VV04 ,  5F033VV05 ,  5F038CA17 ,  5F038CD02 ,  5F038CD04 ,  5F038CD05 ,  5F038CD12 ,  5F038DF04 ,  5F038DF05 ,  5F038EZ09 ,  5F064BB09 ,  5F064BB13 ,  5F064BB15 ,  5F064CC06 ,  5F064CC22 ,  5F064CC23 ,  5F064DD02 ,  5F064DD35 ,  5F064EE03 ,  5F064EE09 ,  5F064EE12 ,  5F064EE13 ,  5F064EE14 ,  5F064EE16 ,  5F064EE17 ,  5F064EE19 ,  5F064EE23 ,  5F064EE26 ,  5F064EE27 ,  5F064EE42 ,  5F064EE52 ,  5F064HH06 ,  5F064HH12
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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