ART FinFET技術の現状におけるESDデバイスの技術スケーリング【JST・京大機械翻訳】

Kim Sukjin; Sithanandam Radhakrishnan; Seo Woojin; Lee Mijin; Cho Sangyoung; Park Juho; Kwon Hyukhoon; Kim Namho; Jeon Chanhee

文献

J-GLOBAL ID：202002216368874973 整理番号：20A0963965

ART FinFET技術の現状におけるESDデバイスの技術スケーリング【JST・京大機械翻訳】

Technology Scaling of ESD Devices in State of the Art FinFET Technologies

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資料名：
巻： 2020 号： CICC ページ： 1-6 発行年： 2020年
JST資料番号： W2441A 資料種別：会議録 (C)
記事区分：原著論文発行国：アメリカ合衆国 (USA) 言語：英語 (EN)

電力,性能および面積の連続最適化により,プレーナCMOSのFinFET技術への発展がもたらされる。更なるスケーリングにより,7nmとそれ以下の技術のためのEUVリソグラフィーの使用が必要となった。FinFET技術を用いて,ディジタルおよびアナログ性能を最適化するために,広範な文献が利用可能である。しかしながら,様々なFinFET技術を通してESD性能とスケーリング傾向を分析する文献の不足がある。本論文は,ロバストESD保護のために利用可能な設計選択,課題および解決策を提示する試みである。14nm,10nm,7nmのFinFET技術において,汎用I/O(N+/Pサブ,NW/Psub,P+/NWダイオード)とフェールセーフI/O(GGNMOS)のESDデバイスを解析した。初めて,初めてのシリコンの成功を保証する新しい電荷ベースのCDM解析戦略に関する簡単なノートを説明した。試験構造の開発,製作,試験および結果をSamsung Foundryで実施した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

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専用演算制御装置 , 医用画像処理 , 音声処理 , NMR一般 , 符号理論

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