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J-GLOBAL ID：202002231020007657   整理番号：20A0216535

参照電荷サイドチャネル攻撃に対する安全なADCのためのランダム中断ディザリングSAR技術【JST・京大機械翻訳】

A Random Interrupt Dithering SAR Technique for Secure ADC Against Reference-Charge Side-Channel Attack

著者 (5件)： Miki Takuji (Graduate School of Science, Technology and Innovation, Kobe University, Kobe, Japan) ,  Miura Noriyuki (Graduate School of Science, Technology and Innovation, Kobe University, Kobe, Japan) ,  Sonoda Hiroki (Graduate School of Science, Technology and Innovation, Kobe University, Kobe, Japan) ,  Mizuta Kento (Graduate School of Science, Technology and Innovation, Kobe University, Kobe, Japan) ,  Nagata Makoto (Graduate School of Science, Technology and Innovation, Kobe University, Kobe, Japan)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 67  号： 1  ページ： 14-18  発行年： 2020年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 逐次近似レジスタ(SAR)アナログ-ディジタル変換器(ADC)における参照電荷フローに関するサイドチャネル攻撃(SCA)は,センサフロントエンドで得られるアナログ情報を開示する。1/4フルスケールの極端に大きいディザーを注入することにより,アナログ入力と参照電荷フローの間の相関をランダムに割り付ける。内部ディザ追跡コンパレータはレールからレールへの操作を保証し,変換精度におけるペナルティをもたらさない。コンパレータはディザリングのための物理的ランダムソースとして機能する。熱雑音によるコンパレータ準安定動作に基づく予測不可能なランダム性は,セキュリティレベルを強化する一方,コンパレータの共有利用は,関連するハードウェアオーバーヘッドを減少させる。提案した技術に対する付加的なシリコン面積ペナルティは,保護されていないADCコア領域のわずか7%である。0.18μm CMOSにおいて,10ビット1MS/sの安全なSAR ADCを製作した。測定結果は,提案した安全なADCが参照電荷SCAに対して4.6ビットから0.8ビットへの情報漏洩を抑制することを実証した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 熱雑音 ,  CMOS ,  ケイ素 ,  レール ,  AD変換器 ,  アナログ系 ,  *電荷 ,  逐次近似 ,  ハードウェア ,  コンパレータ ,  セキュリティ ,  ペナルティ ,  センサ ,  レジスタ ,  ディザー

分類 (2件)： 信号理論  (ND02020G) ,  図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： 参照 ,  電荷 ,  サイドチャネル攻撃 ,  ADC ,  中断 ,  ディザリング ,  SAR