クロックエッジ周辺で発生するソフトエラーを許容できるDICEを用いたマスタスレーブフリップフロップ

NAMBA Kazuteru

文献

J-GLOBAL ID：202002242490479140 整理番号：20A1603678

クロックエッジ周辺で発生するソフトエラーを許容できるDICEを用いたマスタスレーブフリップフロップ

Master-Slave FF Using DICE Capable of Tolerating Soft Errors Occurring Around Clock Edge

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著者 (1件)：
資料名：
巻： E103.D 号： 4 ページ： 892-895(J-STAGE) 発行年： 2020年
JST資料番号： U0469A ISSN： 1745-1361 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

このレターは,よく知られたソフトエラー耐性DICE(二重インターロック記憶素子)を用いたエッジトリガーマスタスレーブフリップフロップ(FF)が,クロックエッジ周辺で発生するソフトエラーに対して脆弱であることを明らかにした。このレターは,DICEを用いたマスタスレーブFFに基づくソフトエラー耐性FFの設計を提示した。提案した設計は,FFをこれらのエラーに対して脆弱にならないようにするためマスターとスレーブラッチ間の接続を修正した。ハードウェアオーバーヘッドは,DICEを使用した元のエッジトリガーFFのそれと殆ど同じであった。(翻訳著者抄録)

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その他の電子回路 , 記憶装置

引用文献 (16件)：

[1] E. Ibe, H. Taniguchi, Y. Yahagi, K. Shimbo, and T. Toba, “Impact of scaling on neutron-induced soft error in SRAMs from a 250nm to a 22nm design rule,” IEEE Trans. Electron Devices, vol.57, no.7, pp.1527-1538, July 2010. 10.1109/ted.2010.2047907
[2] E. Fujiwara, Code design for dependable systems: theory and practical applications, Wiley-Interscience, 2006.
[3] S. Mitra, M. Zhang, S. Waqas, N. Seifert, B. Gill, and K.S. Kim, “Combinational logic soft error correction,” IEEE Int'l Test Conf., pp.824-832, 2006. 10.1109/test.2006.297681
[4] Y. Komatsu, Y. Arima, T. Fujimoto, T. Yamashita, and K. Ishibashi, “A soft-error hardened latch scheme for SoC in a 90nm technology and beyond,” IEEE Custom Integr. Circuit Conf., pp.329-332, 2004. 10.1109/cicc.2004.1358812
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