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J-GLOBAL ID:202002267778953271   整理番号:20A2648294

アバランシェモード下の並列接続SiC-JFETの電流バランスのためのゲート駆動回路【JST・京大機械翻訳】

Gate drive circuit for current balancing of parallel-connected SiC-JFETs under avalanche mode
著者 (4件):
資料名:
巻: 114  ページ: Null  発行年: 2020年 
JST資料番号: C0530A  ISSN: 0026-2714  資料種別: 逐次刊行物 (A)
記事区分: 原著論文  発行国: イギリス (GBR)  言語: 英語 (EN)
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本論文では,アバランシェモードの下での並列接続SiC-JFETの電流バランスのためのゲート駆動回路を提案した。固体DC遮断器では,電力素子はON抵抗を低減し,電流定格を増加させるために並列に接続しなければならない。さらに,SiC-JFETは伝導損失と長期信頼性の両方の観点から適切なパワーデバイスであることが報告されている。本論文では,並列におけるSiC-JFETの電流バランスの挙動を提示し,次にゲート駆動回路の設計手順を提案した。ゲート駆動回路は,アバランシェモードの下で並列接続SiC-JFETの電流バランス等化を達成できる。提案したゲート駆動回路の妥当性を,1.2kVのSiC-JFETを400Vシステムで用いる実験によって検証する。Copyright 2020 Elsevier B.V., Amsterdam. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】
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