C素子を用いた完全二重ノードアップセット耐性ラッチ

YAMAMOTO Yuta; NAMBA Kazuteru

文献

J-GLOBAL ID：202002269034888220 整理番号：20A2738823

C素子を用いた完全二重ノードアップセット耐性ラッチ

Complete Double Node Upset Tolerant Latch Using C-Element

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資料名：
巻： E103.D 号： 10 ページ： 2125-2132(J-STAGE) 発行年： 2020年
JST資料番号： U0469A ISSN： 1745-1361 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

最近の半導体技術の発展は,小型化,大規模,低電力VLSIシステムをもたらした。しかし,ソフトエラーの発生率は増加した。ソフトエラーは,α線と高エネルギー中性子放射の衝撃に起因する一時的事象である。VLSIの規模は最近の発展においてより小さくなるので,単一ノードアップセット(SNU)だけでなく二重ノードアップセット(DNU)の発生を考慮することが必要である。既存の高性能,低コスト,およびDNU耐性ラッチ設計(HLDTL)は,DNUを完全に許容しない。本論文は,HLDTLラッチにいくつかのトランジスタを加えることによって,この問題を解決するためのDNU耐性ラッチの新しい設計を提示する。(翻訳著者抄録)

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半導体集積回路 , その他の電子回路

引用文献 (19件)：

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