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J-GLOBAL ID：202002273790049469   整理番号：20A0954758

33.3バイアスイッチFPGA Al応用のための65nm CMOS実装とアーキテクチャ拡張【JST・京大機械翻訳】

33.3 Via-Switch FPGA: 65nm CMOS Implementation and Architecture Extension for Al Applications

著者 (14件)： Hashimoto Masanori (Osaka University,Suita,Japan) ,  Bai Xu (NEC,Tsukuba,Japan) ,  Banno Naoki (NEC,Tsukuba,Japan) ,  Tada Munehiro (NEC,Tsukuba,Japan) ,  Sakamoto Toshitsugu (NEC,Tsukuba,Japan) ,  Yu Jaehoon (Osaka University,Suita,Japan) ,  Doi Ryutaro (Osaka University,Suita,Japan) ,  Araki Yusuke (Kyoto University,Kyoto,Japan) ,  Onodera Hidetoshi (Kyoto University,Kyoto,Japan) ,  Imagawa Takashi (Ritsumeikan University,Kusatsu,Japan) ,  Ochi Hirovuki (Ritsumeikan University,Kusatsu,Japan) ,  Wakabayashi Kazutoshi (NEC,Kawasaki,Japan) ,  Mitsuyama Yukio (Kochi University of Technology,Kami,Japan) ,  Suuibayashi Tadahiko (NEC,Tsukuba,Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： ISSCC  ページ： 502-504  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： FPGAは,最新の機械学習アルゴリズムを実装するための適切なプラットフォームであり,組込みシステムにおける推論エンジンおよびクラウドシステムにおける訓練加速器を含む最新のAIアプリケーションを実現するための適切なプラットフォームである。その短い設計ターンアラウンド時間にもかかわらず,達成可能な性能は,フィールドプログラマブル[1]-[2]から生じる低い面積効率によって制限される。また,より高いエネルギー効率のためには,データ転送の最小化が必要であるが,従来のFPGAでは,非一様なタイルアーキテクチャに起因する長い通信待ち時間を隠すために,SRAMとDSP I/0sでパイプラインレジスタを必要とすることが多い。AI応用のためのエネルギー効率の良いFPGAプラットフォームの追求において,BEOLにおける不揮発性ビアスイッチクロスバーによって達成されるビアスイッチFPGA(VS-FPGA)を,[3]を計算するためにFEOLを完全に利用する目的で提案した。しかし,そのシリコン実装はまだ提示されていない。本研究は,65nm CMOSにおけるVS-FPGAの最初の実装を実証し,さらにAI指向FPGAアーキテクチャを実証した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 加速器 ,  ケイ素 ,  レジスタ ,  ターンアラウンド時間 ,  通信 ,  応用プログラム ,  待ち時間 ,  データ転送 ,  SRAM ,  *計算機アーキテクチャ ,  推論マシン ,  *FPGA ,  学習アルゴリズム ,  組込みシステム ,  *CMOS

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (7件)： FPGA ,  Al ,  応用 ,  CMOS ,  実装 ,  アーキテクチャ ,  拡張