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J-GLOBAL ID：202002281972906018   整理番号：20A0972982

FPGA上の自己時間データ駆動プロセッサのためのパイプラインステージレベルシミュレーション法【JST・京大機械翻訳】

Pipeline Stage Level Simulation Method for Self-Timed Data-Driven Processor on FPGA

著者 (4件)： Yoshikawa Senri (University of Tsukuba,College of Information Science, School of Informatics,Ibaraki,Japan) ,  Sannomiya Shuji (University of Tsukuba,College of Information Science, School of Informatics,Ibaraki,Japan) ,  Iwata Makoto (University of Tsukuba,College of Information Science, School of Informatics,Ibaraki,Japan) ,  Nishikawa Hiroaki (University of Tsukuba,College of Information Science, School of Informatics,Ibaraki,Japan)
資料名： IEEE Conference Proceedings  (IEEE Conference Proceedings)
巻： 2020  号： iEECON  ページ： 1-5  発行年： 2020年 
JST資料番号： W2441A  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： 本論文では,IoTシステムに好ましい超低電力実時間多重処理能力を持つ自己時間データ駆動プロセッサのためのFPGA回路シミュレーション法について述べた。回路設計の範囲を避けるために,プロセッサの性能を,所定の目標に対して,初期設計段階において検証しなければならない。このプロセッサは非同期回路により実現されるが,多くのFPGAデバイスはクロック同期回路に指向され,それらのCADツールはそのような高レベル検証のためのサポートを持たない。従来,実際の回路遅延情報によるゲートレベルシミュレーションを代替として用いた。しかし,それは柔軟性を欠き,利用できない。すでに,FPGAのための非同期回路設計法が提案されているが,それらは主に回路実装と最適化に焦点を合わせている。本論文では,ステージ毎のデータ転送タイミングによるRTLシミュレーションを提供するための高レベルシミュレーション法を提案し,提案したシミュレーションが十分な精度で初期設計フェーズ検証を達成できることを示した。Copyright 2020 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： 最適化 ,  *シミュレーション ,  回路設計 ,  多重処理 ,  非同期回路 ,  ビット同期 ,  データ転送 ,  *演算プロセッサ ,  *FPGA ,  回路シミュレーション ,  *データ駆動 ,  モノのインターネット ,  改変
準シソーラス用語： 超低消費電力 ,  回路遅延 ,  回路実装 , 【Automatic Indexing@JST】

分類 (1件)： 図形・画像処理一般  (JE04010I)

タイトルに関連する用語 (4件)： FPGA ,  自己 ,  データ駆動 ,  プロセッサ