特許
J-GLOBAL ID：202003003665357778

半導体装置

発明者：
末山 敬雄

末山 敬雄 について

, 
松川 尚弘

松川 尚弘 について

, 
金田 圭子

金田 圭子 について


出願人/特許権者：
キオクシア株式会社

キオクシア株式会社 について


代理人 (5件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  金子 早苗
公報種別：公開公報
出願番号（国際出願番号）：特願2018-237033
公開番号（公開出願番号）：特開2020-098878
出願日： 2018年12月19日
公開日（公表日）： 2020年06月25日
要約：
【課題】高電圧の信号の伝送時に生じる抵抗値の増加を抑制する半導体配線と、その半導体配線を有する半導体記憶装置を提供する。【解決手段】本実施形態の半導体配線は、Poly配線とP基板とが対向する領域の間で、P基板内に、回路素子として利用されず、信号の入出力が行われない電気的に浮いた不純物層のN-well層が形成される。半導体配線は、高電圧信号の伝送路として用いられ、半導体記憶装のメモリセルアレイにおける情報の書き込み信号を伝送する配線に用いる。【選択図】図1
請求項（抜粋）：
第1導電型の第1半導体領域と、 前記第1半導体領域上に形成される絶縁層と、 前記絶縁層を介して、前記第1半導体領域と対向して、回路素子間の電流通路として形成される半導体配線層と、 前記絶縁層を介して前記半導体配線層と対向する前記第1半導体領域内に設けられ、第2導電型の不純物を含み、回路素子とは不接続の電気的に浮いた浮遊層と、 を含む半導体配線を有する半導体装置。
IPC (9件)：
H01L 21/822 ,  H01L 27/04 ,  H01L 27/115 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/532
FI (7件)：
H01L27/04 H ,  H01L27/04 D ,  H01L27/04 P ,  H01L27/11526 ,  H01L27/11573 ,  H01L29/78 371 ,  H01L21/88 P
Fターム (39件)：
5F033HH04 ,  5F033RR04 ,  5F033VV09 ,  5F033VV16 ,  5F033XX23 ,  5F038AR09 ,  5F038AR13 ,  5F038AR26 ,  5F038BG03 ,  5F038BG05 ,  5F038BG08 ,  5F038BH10 ,  5F038BH11 ,  5F038BH15 ,  5F038BH19 ,  5F038CD01 ,  5F038CD12 ,  5F038CD18 ,  5F038DF05 ,  5F038EZ13 ,  5F038EZ20 ,  5F083EP02 ,  5F083EP18 ,  5F083EP22 ,  5F083EP33 ,  5F083EP34 ,  5F083EP76 ,  5F083ER22 ,  5F083GA11 ,  5F083JA32 ,  5F083KA01 ,  5F083KA17 ,  5F083LA05 ,  5F083PR36 ,  5F101BA01 ,  5F101BA45 ,  5F101BB02 ,  5F101BD34 ,  5F101BH09
引用特許：
審査官引用 (3件)

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