特許
J-GLOBAL ID：202003005081639979

半導体装置

発明者：
宮原 聡

宮原 聡 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (3件)： 高田 守 ,  高橋 英樹 ,  久野 淑己
公報種別：公開公報
出願番号（国際出願番号）：特願2018-238705
公開番号（公開出願番号）：特開2020-102495
出願日： 2018年12月20日
公開日（公表日）： 2020年07月02日
要約：
【課題】本発明は、半導体装置に関し、半導体チップ間の温度差を低減できる半導体装置を得ることを目的とする。【解決手段】本発明に係る半導体装置は、第1半導体チップと、スイッチング時に該第1半導体チップよりも接合温度が高くなる第2半導体チップと、該第1半導体チップのコレクタおよび該第2半導体チップのコレクタと電気的に接続されたコレクタパターンと、該第1半導体チップのエミッタおよび該第2半導体チップのエミッタと電気的に接続されたエミッタパターンと、該第1半導体チップのゲートと電気的に接続されたゲートパターンと、アノードが該ゲートパターンと電気的に接続され、カソードが該第2半導体チップのゲートと電気的に接続された第1ダイオードと、該第1ダイオードと逆並列に接続された第2ダイオードと、を備える。【選択図】図1
請求項（抜粋）：
第1半導体チップと、 スイッチング時に前記第1半導体チップよりも接合温度が高くなる第2半導体チップと、 前記第1半導体チップのコレクタおよび前記第2半導体チップのコレクタと電気的に接続されたコレクタパターンと、 前記第1半導体チップのエミッタおよび前記第2半導体チップのエミッタと電気的に接続されたエミッタパターンと、 前記第1半導体チップのゲートと電気的に接続されたゲートパターンと、 アノードが前記ゲートパターンと電気的に接続され、カソードが前記第2半導体チップのゲートと電気的に接続された第1ダイオードと、 前記第1ダイオードと逆並列に接続された第2ダイオードと、 を備えることを特徴とする半導体装置。
IPC (2件)：
H01L 25/07 ,  H01L 25/18
FI (1件)：
H01L25/04 C
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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