メモリデバイス

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出願人/特許権者：
代理人 (5件)：蔵田昌俊 , 野河信久 , 峰隆司 , 河野直樹 , 金子早苗
公報種別：特許公報
出願番号（国際出願番号）：特願2018-540565
特許番号：特許第6721696号
出願日： 2016年09月23日
請求項（抜粋）：

【請求項1】第1の回路、第1の端子及び第2の端子を含む第1のメモリチップと、第2の回路、及び、第3の端子を含む第2のメモリチップと、データの入出力回路、第1の電圧生成回路、及び、第2の電圧生成回路を含むインターフェイスチップと、を具備し、前記第2のメモリチップは、前記第1のメモリチップの上方に設けられ、前記インターフェイスチップは、前記第1のメモリチップの下方に設けられ、前記入出力回路は、前記インターフェイスチップの第1の領域内に設けられ、前記第1及び第2の電圧生成回路は、前記インターフェイスチップの第2の領域内に設けられ、前記第1の領域と前記第2の領域との間に、第3の領域が設けられ、前記第3の領域は、前記第1の領域を、前記第2の領域から電気的に分離し、前記第1の端子の第1の端部は、前記第1の回路に電気的に接続され、前記第1の端子の第2の端部は、前記第1の電圧生成回路に電気的に接続され、前記第2の端子の第3の端部は、前記第3の端子に電気的に接続され、前記第2の端子の第4の端部は、前記第2の電圧生成回路に電気的に接続され、前記第3の端子の第5の端部は、前記第2の回路に電気的に接続され、前記第3の端子の第6の端部は、前記第2の端子を介して前記第2の電圧生成回路に電気的に接続され、前記第1のメモリチップの表面に対して垂直方向において、前記第3の端部は前記第4の端部と重ならず、前記第3の端部は前記第6の端部と重なるメモリデバイス。

IPC (12件)：

H01L 27/10 ( 200 6.01) , H01L 27/1158 ( 201 7.01) , H01L 27/1155 ( 201 7.01) , H01L 21/336 ( 200 6.01) , H01L 29/788 ( 200 6.01) , H01L 29/792 ( 200 6.01) , G11C 5/04 ( 200 6.01) , G11C 16/30 ( 200 6.01) , G11C 7/22 ( 200 6.01) , H01L 25/065 ( 200 6.01) , H01L 25/07 ( 200 6.01) , H01L 25/18 ( 200 6.01)

FI (8件)：

H01L 27/10 495 , H01L 27/115 2 , H01L 27/115 6 , H01L 29/78 371 , G11C 5/04 210 , G11C 16/30 100 , G11C 7/22 , H01L 25/08 C

引用特許：

出願人引用 (7件)

メモリシステム
公報種別：公開公報出願番号：特願2010-199381 出願人：株式会社東芝
半導体装置及びその電源供給方法
公報種別：公開公報出願番号：特願2006-345439 出願人：エルピーダメモリ株式会社
半導体チップ及び半導体装置
公報種別：公開公報出願番号：特願2005-000591 出願人：日本電気株式会社, エルピーダメモリ株式会社

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審査官引用 (7件)

メモリシステム
公報種別：公開公報出願番号：特願2010-199381 出願人：株式会社東芝
半導体装置及びその電源供給方法
公報種別：公開公報出願番号：特願2006-345439 出願人：エルピーダメモリ株式会社
半導体チップ及び半導体装置
公報種別：公開公報出願番号：特願2005-000591 出願人：日本電気株式会社, エルピーダメモリ株式会社

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