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J-GLOBAL ID：202202270339191541   整理番号：22A0959679

自己バイアス電源雑音補償リングDCOによるDDR5レジスタリングクロックドライバ用の1.05~3.2GHz全ディジタルPLL【JST・京大機械翻訳】

A 1.05-to-3.2 GHz All-Digital PLL for DDR5 Registering Clock Driver With a Self-Biased Supply-Noise-Compensating Ring DCO

著者 (4件)： Song Yeonggeun (Department of Electrical and Computer Engineering and the Inter-University Semiconductor Research Center, College of Engineering, Seoul National University, Seoul, South Korea) ,  Ko Han-Gon (ONE Semiconductor, Suwon, South Korea) ,  Kim Changhyun (ONE Semiconductor, Suwon, South Korea) ,  Jeong Deog-Kyoon (Department of Electrical and Computer Engineering and the Inter-University Semiconductor Research Center, College of Engineering, Seoul National University, Seoul, South Korea)
資料名： IEEE Transactions on Circuits and Systems 2: Express Briefs  (IEEE Transactions on Circuits and Systems 2: Express Briefs)
巻： 69  号： 3  ページ： 759-763  発行年： 2022年 
JST資料番号： W0347A  ISSN： 1549-7747  CODEN： ITCSFK  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： この短報は,自己バイアス供給雑音補償(SNC)技術によるDDR5レジスタリングクロックドライバ(RCD)のための全ディジタルPLL(AD-PLL)を提示する。供給変動に反対の依存性を持つ2つのNagata電流源を結合することによって,それは広範囲の供給電圧にわたってリング発振器に一定の電流を提供する。従って,作業負荷の変化による動的電圧ドループは補償され,一方,大量生産のための電圧マージンは改善される。SNC技術はフィードバックを使用せずにPLLループ帯域幅とは独立に動作するので,提案したAD-PLLは帯域幅重複に関連した安定性問題からは自由である。提案したSNC技術と関連する設計考察の静的および動的特性に関する定量的解析を行った。28nm CMOS技術において,AD-PLLは0.06mm2の活性領域を占め,1.1V電源電圧で3.0GHzで12.1mWを消費する。電力供給雑音減衰(PSNA)を40dBとして測定し,271fsの積分rmsジッタを観測した。Copyright 2022 The Institute of Electrical and Electronics Engineers, Inc. All rights reserved. Translated from English into Japanese by JST.【JST・京大機械翻訳】

シソーラス用語： *雑音 ,  電圧 ,  電流 ,  大量生産 ,  活性部位 ,  定量的分析 ,  ジッタ ,  帯域幅 ,  ディジタル方式 ,  リング発振器 ,  CMOS
準シソーラス用語： 電流源 ,  供給電圧 ,  電源電圧 ,  *電源雑音 , 【Automatic Indexing@JST】

分類 (2件)： 信号理論  (ND02020G) ,  パターン認識  (JE07000S)

タイトルに関連する用語 (5件)： 自己バイアス ,  電源雑音 ,  補償 ,  DCO ,  ディジタルPLL