特許

J-GLOBAL ID：202303016988315450

アレイ内の欠陥抵抗スイッチング・デバイスを無効にするためのデュアル・ダマシン・クロスバー・アレイ

発明者： マニスカルコ、ジョセフ、エフ ,  ファンデルストラーテン、オスカー ,  本山 幸一 ,  イ、チュンヒョン ,  キム、セヨン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (3件)： 太佐 種一 ,  片岡 忠彦 ,  弁理士法人MIP
公報種別：公表公報
出願番号（国際出願番号）：特願2022-571861
公開番号（公開出願番号）：特表2023-527192
出願日： 2021年04月29日
公開日（公表日）： 2023年06月27日
要約：

デュアル・ダマシン・クロスバー・アレイを製造する方法が提供される。本方法は、基板上に下部電極層を形成することと、下部電極層上に第1のメモリ・デバイスを形成することとを含む。本方法はまた、第1のメモリ・デバイス上にデュアル・ダマシン構造を形成することを含み、デュアル・ダマシン構造は、上部電極層と第1のビアとを含み、第1のビアは、第1のメモリ・デバイスと上部電極層との間に形成される。デュアル・ダマシン・クロスバーのための実施形態およびデュアル・ダマシン・クロスバーのメモリ・デバイスを無効にするための実施形態も提供される。

請求項（抜粋）：

デュアル・ダマシン・クロスバー・アレイを製造する方法であって、 基板上に下部電極層を形成することと、 前記下部電極層上に第1のメモリ・デバイスを形成することと、 前記第1のメモリ・デバイス上にデュアル・ダマシン構造体を形成することと を含み、前記デュアル・ダマシン構造体は、上部電極層と第1のビアとを備え、前記第1のビアは前記第1のメモリ・デバイスと前記上部電極層との間に形成される、方法。

IPC (5件)：

H10B 63/00 ,  H10N 70/00 ,  H10N 97/00 ,  H01L 21/768 ,  H01L 21/320

FI (5件)：

H10B63/00 ,  H10N70/00 Z ,  H10N97/00 ,  H01L21/90 B ,  H01L21/88 M

Fターム (28件)：

5F033GG01 ,  5F033GG02 ,  5F033HH11 ,  5F033KK07 ,  5F033KK15 ,  5F033KK19 ,  5F033KK20 ,  5F033MM02 ,  5F033MM12 ,  5F033MM13 ,  5F033NN32 ,  5F033PP06 ,  5F033PP14 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ25 ,  5F033QQ48 ,  5F033RR04 ,  5F033RR06 ,  5F033VV16 ,  5F083FZ10 ,  5F083GA30 ,  5F083JA37 ,  5F083JA60 ,  5F083MA06 ,  5F083MA16 ,  5F083PR03 ,  5F083PR40

引用特許：

審査官引用 (2件)

• 不揮発性半導体記憶装置、及びそのスクリーニング方法
  公報種別：公開公報   出願番号：特願2009-070371   出願人：株式会社東芝
• 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ
  公報種別：公開公報   出願番号：特願2007-290103   出願人：スパンションエルエルシー