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J-GLOBAL ID：200902164882886969   Reference number：95A0453107

On Performance Enhancement of Two-Phase Quasi-Delay-Insensitive Circuits.

2相式非同期回路の高速化

Author (2)： KAGOTANI HIROTO (岡山大 工) ,  NAN'YA TAKASHI (東京工大)
Material： 電子情報通信学会論文誌 D-1  (IEICE Transactions on Information and Systems, Pt.1 (Japanese Edition))
Volume： 78  Issue： 4  Page： 416-423  Publication year： Apr. 1995 
JST Material Number： S0757B  ISSN： 0915-1915  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： asynchronous circuit ,...

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JST classification (2)： Logic circuits  (NC05070B) ,  General-purpose arithmetic and control units  (JC04020N)

Reference (13)：

• Special issue on asynchronous circuits and systems. IEEE Design & Test of Computers. 1994, 11, 2 and 3
• 南谷崇. 非同期式プロセッサ-超高速VLSIシステムを目指して. 情報処理. 1993, 72-80
• FURBER, S. Asynchronous Design Methodologies. IFIP Transactions. 1993, A-28
• HOARE, C. A. R. Communicating sequential processes. Commun. ACM. 1978, 21,8, 666-677
• MARTIN, A. J. Synthesis of asynchronous VLSI circuits. Formal Methods for VLSI Design, Chap. 6. 1990, 237-283

Terms in the title (2)： 非同期回路 ,  高速化