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J-GLOBAL ID：200902175120755230   Reference number：02A0580007

A 50% Duty-Cycle Correction Circuit for PLL Output.

PLL出力における50%デューティ補償回路

Author (2)： OGAWA TOORU (大阪大 大学院工学研究科) ,  TANIGUCHI KENJI (大阪大 大学院工学研究科)
Material： 電子情報通信学会論文誌 C  (IEICE Transactions on Electronics (Japanese Edition))
Volume： J85-C  Issue： 7  Page： 557-563  Publication year： Jul. 01, 2002 
JST Material Number： S0623C  ISSN： 1345-2827  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *phase locked loop ,...
Semi thesaurus term： デューティ ,...

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JST classification (1)： Other electronic circuits  (NC05090X)

Reference (8)：

• YOUNG, I. A. A PLL clock generator with 5 to 110 MHz of lock range for mircroprocessors. IEEE J. Solid-State Circuits. 1992, 27, 11, 1599-1607
• RUSU, S. Clock generation and distribution for first IA-64 microprocessor. 2000 ISSCC Dig. Tech. Papers. 134-141
• MU, F. Pulsewidth control loop in high-speed CMOS clock buffers. IEEE J. Solid-State Circuits. 2000, 35, 2, 134-141
• MOON, Y. An all-analog multiphase delay-locked loop using replica delay line for wide-range operation and low-jitter performance. IEEE J. Solid-State Circuits. 2000, 35, 3, 377-384
• NAKAMURA, K. A CMOS 50% duty cycle repeater using complementary phase blending. Symp. VLSI Circuits Dig. Tech. Papers. 2000, 48-49

Terms in the title (3)： PLL ,  デューティ ,  補償回路