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J-GLOBAL ID：200902292118403641   Reference number：09A0235638

A Dividing Ratio Changeable Digital PLL with Low Jitter Using a Multiphase Clock Divider

多相クロック分周器に基づく低ジッタ特性の分周比可変型ディジタルPLL

Author (3)： FUJIMOTO KUNIAKI (東海大学産業工学部電子知能システム工学科) ,  YAHARA MITSUTOSHI (東海大学福岡短期大学) ,  SASAKI HIROFUMI (東海大学産業工学部電子知能システム工学科)
Material： 電気学会論文誌 C  (IEEJ Transactions on Electronics, Information and Systems)
Volume： 129  Issue： 3  Page： 399-405 (J-STAGE)  Publication year： 2009 
JST Material Number： S0810A  ISSN： 0385-4221  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： JAPANESE (JA)

Thesaurus term： *phase locked loop ,  circuit design ,  frequency divider ,  *jitter ,  circuit characteristic ,  digital circuit ,  FPGA ,  phase control

JST classification (1)： Electronic circuits in general  (NC05010N)

Reference (10)：

• CESSNA, J. R. Steady state and transient analysis of a digital bit synchronization phase locked loop. Int. Conf. Rec. IEEE Int. Conf. Commun., 1970. 1970
• CESSNA, J. R. Phase noise and transient times for a binary quantized digital phase-locked loop in white Gaussian noise. IEEE Trans. Commun. 1972, Com-20, 2, 94-104
• 湯川純一. 二値量子化全ディジタル位相同期系. 信学論 (A). 1973, 56-A, 12, 751-758
• 朴徳圭. パルス間隔が一定な周波数逓倍型ディジタルPLL. 信学論 (B). 1992, J69-B, 8, 560-568
• 佐藤文代. 非整数分周器を用いた広帯域ディジタル位相同期ループ. 信学論 (B-I). 1995, J78-B-I, 1, 86-93

Terms in the title (7)： 多相 ,  クロック ,  分周器 ,  低ジッタ ,  比 ,  変型 ,  ディジタルPLL