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J-GLOBAL ID:200903002147399020
半導体装置
Inventor:
Applicant, Patent owner:
Agent (1):
矢作 和行
Gazette classification:公開公報
Application number (International application number):2002124146
Publication number (International publication number):2003318281
Application date: Apr. 25, 2002
Publication date: Nov. 07, 2003
Summary:
【要約】【課題】素子自体で十分なサージ耐量が得られ、且つCMOSトランジスタのラッチアップを防止した半導体装置を提供する。【解決手段】不純物濃度が5×1015cm-3以上から3×1016cm-3以下のp型半導体基板1に形成したp型ウェル領域4内に、CMOSトランジスタ110におけるNチャンネルMOSトランジスタ112と入出力保護ダイオード120を形成し、p型半導体基板1に形成したn型ウェル領域3内に、CMOSトランジスタ110におけるPチャンネルMOSトランジスタ111を形成する。
Claim (excerpt):
p型半導体基板にCMOSトランジスタと入出力保護ダイオードが形成された半導体装置において、前記p型半導体基板の不純物濃度が5×1015cm-3以上から3×1016cm-3以下であり、前記p型半導体基板に形成された前記p型半導体基板の不純物濃度より大きな不純物濃度を有するp型ウェル領域内に、前記CMOSトランジスタにおけるNチャンネルMOSトランジスタと前記入出力保護ダイオードが形成され、前記p型半導体基板に形成されたn型ウェル領域内に、前記CMOSトランジスタにおけるPチャンネルMOSトランジスタが形成されたことを特徴とする半導体装置。
IPC (4):
H01L 21/8238
, H01L 21/822
, H01L 27/04
, H01L 27/092
FI (2):
H01L 27/08 321 H
, H01L 27/04 H
F-Term (15):
5F038BH04
, 5F038BH09
, 5F038BH13
, 5F038BH18
, 5F038EZ20
, 5F048AA02
, 5F048AA03
, 5F048AC03
, 5F048AC10
, 5F048CC06
, 5F048CC11
, 5F048CC13
, 5F048CC15
, 5F048CC16
, 5F048CC19
Patent cited by the Patent:
Cited by examiner (7)
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半導体装置
Gazette classification:公開公報
Application number:特願平8-196189
Applicant:日本電気株式会社
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保護ダイオードを備えたCMOS半導体装置
Gazette classification:公開公報
Application number:特願平3-305691
Applicant:オリンパス光学工業株式会社
-
静電破壊保護回路とその製造方法
Gazette classification:公開公報
Application number:特願平7-327480
Applicant:三洋電機株式会社
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特開昭62-088359
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半導体装置
Gazette classification:公開公報
Application number:特願平9-057728
Applicant:日本電気株式会社
-
特開昭60-080267
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静電保護回路素子を備える半導体装置
Gazette classification:公開公報
Application number:特願平11-184869
Applicant:現代電子産業株式会社
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