Pat
J-GLOBAL ID:200903002774227170
インタフェース回路
Inventor:
Applicant, Patent owner:
Agent (2):
恩田 博宣
, 恩田 誠
Gazette classification:公開公報
Application number (International application number):2007093851
Publication number (International publication number):2008250841
Application date: Mar. 30, 2007
Publication date: Oct. 16, 2008
Summary:
【課題】データストローブ信号によりデータを取り込み、ノイズによる誤動作を防止することができるメモリインタフェース回路を提供すること。【解決手段】遅延回路35はデータストローブ信号DQSを遅延させて遅延信号D1を出力する。アンド回路36は、その遅延信号とデータストローブ信号DQSとを論理積演算し、その演算結果を第1のストローブ信号DQSdとして出力する。インバータ回路37は、第1のストローブ信号DQSdを入力し、その第1のストローブ信号DQSdと相補な第2のストローブ信号Ddxを出力する。第1FF32は、第1のストローブ信号DQSdに基づいてデータDQをラッチし、第2FF33は、第2のストローブ信号Ddxに基づいてデータDQをラッチする。【選択図】図2
Claim (excerpt):
データストローブ信号を遅延させた遅延信号を生成する遅延回路と、
前記データストローブ信号と前記遅延信号とを論理積演算し、その演算結果を第1のストローブ信号として出力する第1の論理回路と、
前記第1のストローブ信号を入力し、その第1のストローブ信号と相補な第2のストローブ信号を生成する第2の論理回路と、
前記第1のストローブ信号に基づいて前記データをラッチする第1のラッチ回路と、
前記第2のストローブ信号に基づいて前記データをラッチする第2のラッチ回路と、
を備えたことを特徴とするインタフェース回路。
IPC (1):
FI (2):
G06F12/00 564A
, G06F12/00 597D
F-Term (1):
Patent cited by the Patent:
Cited by examiner (5)
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半導体装置
Gazette classification:公開公報
Application number:特願2002-107350
Applicant:富士通株式会社
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メモリデバイスのデータ捕捉方法及び装置
Gazette classification:公表公報
Application number:特願2000-591520
Applicant:インテル・コーポレーション
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メモリインターフェイス制御回路
Gazette classification:公開公報
Application number:特願2005-078407
Applicant:日本電気株式会社
-
半導体記憶装置
Gazette classification:公開公報
Application number:特願2001-240930
Applicant:三菱電機株式会社
-
メモリインターフェイス制御回路
Gazette classification:公開公報
Application number:特願2004-092268
Applicant:日本電気株式会社
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