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J-GLOBAL ID：200903002875174205

薄膜トランジスタの製造方法

Inventor：
定別当 裕康

About 定別当 裕康


Applicant, Patent owner：
カシオ計算機株式会社

About カシオ計算機株式会社


Agent (1)： 杉村 次郎
Gazette classification：公開公報
Application number (International application number)：1995123243
Publication number (International publication number)：1996293612
Application date： Apr. 24, 1995
Publication date： Nov. 05, 1996
Summary：
【要約】【目的】 LDD構造の薄膜トランジスタの不純物領域を1回のイオン注入で形成できる薄膜トランジスタの製造方法を提供する。【構成】 自己整合的に形成した不純物注入制御用薄膜15の上に第2フォトレジスト17を塗布し、総露光量の大きい裏面露光を行ってゲート電極12より幅の狭い未露光部17Aを形成する。この後現像を行って、第2フォトレジスト17と不純物注入制御用薄膜15とをマスクとしてイオン注入を行う。高不純物濃度領域14Aはゲート電極12に自己整合的に形成でき、その内側に低不純物濃度領域14Bが接合して形成できる。このように、イオン注入工程が1回でよいため、製造工程を簡略化することができる。
Claim (excerpt)：
光透過性を有する絶縁性基板の表面側にゲート電極を形成する工程と、前記ゲート電極および前記絶縁性基板の上に光透過性を有するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に光透過性を有する半導体薄膜を形成する工程と、前記半導体薄膜上に光透過性を有する不純物注入制御用薄膜を形成する工程と、前記不純物注入制御用薄膜上にポジ型の第1フォトレジストを塗布し、前記ゲート電極をマスクとして前記絶縁性基板の裏面側から露光する第1の露光により前記第1のフォトレジストを前記ゲート電極と自己整合的にパターニングする工程と、前記パターニングされた第1フォトレジストをマスクとして前記不純物注入制御用薄膜を自己整合的にパターニングする工程と、パターニングされた前記不純物注入制御用薄膜および前記半導体薄膜の上にポジ型の第2フォトレジストを塗布し、前記ゲート電極をマスクとして前記絶縁性基板の裏面側から、前記第1の露光より、総露光量の大きい第2の露光を前記第2フォトレジストに施し、前記第2フォトレジストのゲート長方向の両側縁部が前記不純物注入制御用薄膜のゲート長方向の両側縁部より所定寸法内側に位置するようにパターニングする工程と、前記不純物注入制御用薄膜および前記第2フォトレジストをマスクとして用いて前記半導体薄膜に不純物イオンを注入してソース・ドレイン領域および低不純物濃度領域を形成する工程と、を備えたことを特徴とする薄膜トランジスタの製造方法。
IPC (4)：
H01L 29/786 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/266
FI (4)：
H01L 29/78 616 A ,  H01L 21/265 S ,  H01L 21/265 M ,  H01L 29/78 616 N
Patent cited by the Patent：
Cited by applicant (2) Cited by examiner (2)

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