半導体集積回路装置およびその製造方法

Inventor： , , ,
Applicant, Patent owner：
Agent (1)：筒井大和
Gazette classification：公開公報
Application number (International application number)：2005355883
Publication number (International publication number)：2007165361
Application date： Dec. 09, 2005
Publication date： Jun. 28, 2007
Summary：

【課題】高耐圧相補型MISFETと低耐圧相補型MISFETを同一半導体基板上に形成する半導体集積回路装置のデュアルゲート化を実現する。【解決手段】高耐圧pチャネル型MISFETのしきい値電圧を調整するために行うPのイオン注入エネルギーを、高耐圧nチャネル型MISFETのしきい値電圧を調整するために行うBのイオン注入エネルギーよりも大きくする。また、pチャネル型MISFET形成領域のアンドープシリコン膜にBをイオン注入してp型シリコン膜9pに変換する際、ゲート絶縁膜8との界面近傍におけるp型シリコン膜9pのB濃度を2×1020atom/cm3以下に制御する。【選択図】図10

Claim (excerpt)：

半導体基板の第1領域に低耐圧pチャネル型MISFETを形成し、前記半導体基板の第2領域に低耐圧nチャネル型MISFETを形成し、前記半導体基板の第3領域に高耐圧pチャネル型MISFETを形成し、前記半導体基板の第4領域に高耐圧nチャネル型MISFETを形成する半導体集積回路装置の製造方法であって、 (a)前記半導体基板の第1領域に前記低耐圧pチャネル型MISFETのしきい値電圧を調整するためのn型不純物を第1のエネルギーでイオン注入する工程と、 (b)前記半導体基板の第3領域に前記高耐圧pチャネル型MISFETのしきい値電圧を調整するためのn型不純物を、前記第1のエネルギーよりも大きい第3のエネルギーでイオン注入する工程と、 (c)前記半導体基板の第1および第2領域に第1ゲート絶縁膜を形成する工程と、 (d)前記半導体基板の第3および第4領域に前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜を形成する工程と、 (e)前記半導体基板の第1領域にp型シリコン膜を含むゲート電極を有する前記低耐圧pチャネル型MISFETを形成し、前記半導体基板の第2領域にn型シリコン膜を含むゲート電極を有する前記低耐圧nチャネル型MISFETを形成し、前記半導体基板の第3領域にp型シリコン膜を含むゲート電極を有する前記高耐圧pチャネル型MISFETを形成し、前記半導体基板の第4領域にn型シリコン膜を含むゲート電極を有する前記高耐圧nチャネル型MISFETを形成する工程と、を含むことを特徴とする半導体集積回路装置の製造方法。

IPC (8)：

H01L 21/823 , H01L 27/092 , H01L 27/088 , H01L 21/824 , H01L 27/115 , H01L 29/792 , H01L 29/788 , H01L 27/10

FI (5)：

H01L27/08 321D , H01L27/08 102C , H01L27/10 434 , H01L29/78 371 , H01L27/10 481

F-Term (63)：

5F048AA05 , 5F048AB01 , 5F048AB03 , 5F048AC01 , 5F048AC03 , 5F048BA01 , 5F048BA12 , 5F048BB06 , 5F048BB07 , 5F048BB11 , 5F048BB12 , 5F048BB14 , 5F048BB16 , 5F048BB18 , 5F048BC06 , 5F048BD04 , 5F048BE03 , 5F048BG13 , 5F048DA25 , 5F083EP02 , 5F083EP17 , 5F083EP24 , 5F083EP44 , 5F083EP55 , 5F083EP56 , 5F083EP63 , 5F083EP68 , 5F083JA02 , 5F083JA04 , 5F083JA36 , 5F083JA39 , 5F083MA06 , 5F083MA20 , 5F083NA01 , 5F083PR05 , 5F083PR21 , 5F083PR36 , 5F083PR43 , 5F083PR44 , 5F083PR53 , 5F083PR54 , 5F101BA04 , 5F101BA14 , 5F101BA23 , 5F101BA26 , 5F101BA29 , 5F101BA35 , 5F101BA36 , 5F101BA54 , 5F101BB02 , 5F101BB04 , 5F101BB05 , 5F101BD07 , 5F101BD14 , 5F101BD27 , 5F101BD35 , 5F101BD36 , 5F101BH02 , 5F101BH04 , 5F101BH09 , 5F101BH14 , 5F101BH15 , 5F101BH21

Patent cited by the Patent：

Cited by applicant (3)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平10-000599 Applicant：ソニー株式会社
デュアルゲートおよびその製造方法
Gazette classification：公開公報 Application number：特願平8-065624 Applicant：ソニー株式会社
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平8-204427 Applicant：ソニー株式会社

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