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J-GLOBAL ID：200903003906992404

半導体素子のゲ-ト酸化膜形成方法

Inventor： 周 文 植
Applicant, Patent owner： 現代電子産業株式会社
Agent (1)： 瀬谷 徹 (外1名)
Gazette classification：公開公報
Application number (International application number)：1999322122
Publication number (International publication number)：2000195856
Application date： Nov. 12, 1999
Publication date： Jul. 14, 2000
Summary：

【要約】【課題】 本発明は、40Å以下の有効ゲート酸化膜厚を確保しながら、低リーク電流及び高信頼性のゲート酸化膜が得られる半導体素子のゲート酸化膜形成方法を提供する。【解決手段】 半導体基板11上に底部酸化膜としてNO-オキシナイトライド膜12を形成し、NO-オキシナイトライド膜上に中間酸化膜としてタンタル酸化膜13を形成し、次に、タンタル酸化膜上に上部酸化膜としてTEOS膜14を形成し、基板をN2O雰囲気で熱処理する。

Claim (excerpt)：

底部酸化膜/中間酸化膜/上部酸化膜の積層構造からなる半導体素子のゲート酸化膜形成方法において、半導体基板上に前記底部酸化膜としてNOガスによるオキシナイトライド膜を形成する段階と、前記NO-オキシナイトライド膜上に前記中間酸化膜としてタンタル酸化膜を形成する段階と、前記タンタル酸化膜上に前記上部酸化膜を形成する段階と、前記基板をN2O雰囲気で熱処理する段階とを含むことを特徴とする半導体素子のゲート酸化膜形成方法。

IPC (3)：

H01L 21/316 ,  H01L 21/318 ,  H01L 29/78

FI (3)：

H01L 21/316 M ,  H01L 21/318 C ,  H01L 29/78 301 G