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J-GLOBAL ID：200903003928360290
表示用薄膜半導体装置の製造方法
Inventor：
,
Applicant, Patent owner：
Agent (1)：
鈴木 晴敏
Gazette classification：公開公報
Application number (International application number)：1995104746
Publication number (International publication number)：1996279615
Application date： Apr. 04, 1995
Publication date： Oct. 22, 1996
Summary：
【要約】【目的】 ボトムゲート型薄膜トランジスタを集積形成した表示用薄膜半導体装置の製造工程を効率化する。【構成】 表示用薄膜半導体装置を製造する為、先ず透明基板1の上に遮光性のゲート電極2をパタニング形成する。ゲート電極2の上にゲート絶縁膜3を介して光透過性で且つ非単結晶性の半導体薄膜4を成膜する。半導体薄膜4の上に保護膜5を介してフォトレジストを成膜した後、ゲート電極2をマスクとしてセルフアライメントで透明基板1の裏面から露光し、ゲート電極2に整合したフォトレジストパタン6を形成する。フォトレジストパタン6をマスクとして透明基板1の表面から不純物を半導体薄膜4に注入してボトムゲート型の薄膜トランジスタTFTを集積形成する。最後にTFTに接続して画素電極11を形成する。この際、透明基板1の表面側に透明導電膜を成膜した後、裏面側からの露光処理を含むフォトリソグラフィ及びエッチングを用いて透明導電膜を画素電極11に加工する。
Claim (excerpt)：
透明基板の表面側にゲート電極を含む遮光性のゲート配線を行方向に沿ってパタニング形成する第1工程と、該ゲート電極の上にゲート絶縁膜を介して非単結晶性の半導体薄膜を成膜しさらに不純物を選択的にドーピングしてソース領域及びドレイン領域を備えたボトムゲート型の薄膜トランジスタを形成する第2工程と、第1層間絶縁膜を介して該ソース領域に接続する遮光性の信号配線を列方向に沿ってパタニング形成する第3工程と、第2層間絶縁膜を介して該ドレイン領域に接続する透明導電膜を成膜する第4工程と、該透明導電膜の上にフォトレジストを成膜した後、互いに交差するゲート配線及び信号配線をマスクとしてセルフアライメントで該フォトレジストを透明基板の裏面から露光してパタニングし、さらにパタニングされたフォトレジストを介して該透明導電膜をエッチングし行列状に分離した画素電極に加工する第5工程とを行なう表示用薄膜半導体装置の製造方法。
IPC (2)：
H01L 29/786
, H01L 21/336
Cited by examiner (8)
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