半導体記憶装置

Inventor：
Applicant, Patent owner：
Agent (1)：山本秀策
Gazette classification：公開公報
Application number (International application number)：1997301058
Publication number (International publication number)：1999135650
Application date： Oct. 31, 1997
Publication date： May. 21, 1999
Summary：

【要約】【課題】主ビット線の本数を削減できる結果、主ビット線の配線のデザインルールを緩和でき、列選択回路の面積を低減でき、結果的にメモリセルアレイの面積の縮小を図る。【解決手段】階層ビット線方式のROMにおいて、各バンクBANKの4列の副ビット線SBを1本の主ビット線MBITに接続し、隣接するバンク間でバンク選択線BSを共有する構成とする。

Claim (excerpt)：

半導体基板と、該半導体基板の表面部分に一定の間隔を設けて互いに平行に配線され、該半導体基板とは逆導電型の複数列の導電領域からなる副ビット線と、該副ビット線に接続されたドレイン又はソースを有するメモリセルトランジスタがマトリクス状に配列されたメモリセルアレイと、該メモリトランジスタのゲートに接続され、該半導体基板上に互いに平行に、且つ該副ビット線と交差するように行方向に配線された複数本のワード線と、該副ビット線の端部近くに形成され、該副ビット線と同一導電型の複数の補助導電領域と、該副ビット線の端部と該補助導電領域との間に配置されたバンク選択トランジスタと、該バンク選択トランジスタのゲートに接続され、該ワード線に略平行に配線された複数のバンク選択線と、該副ビット線及び該補助導電領域上に配列され、該補助導電領域に電気的に接続された主ビット線とを備え、バンク領域が該補助導電領域を共通にして、繰り返し配置される半導体記憶装置において、隣接するバンク領域間で該補助導電領域を共通にするバンク選択トランジスタ対が、該バンク選択線を共有する構成とした半導体記憶装置。

IPC (2)：

H01L 21/8246 , H01L 27/112

Patent cited by the Patent：

Cited by applicant (3)

マスクROM
Gazette classification：公開公報 Application number：特願平4-081238 Applicant：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
半導体読み出し専用メモリ
Gazette classification：公開公報 Application number：特願平4-250147 Applicant：シャープ株式会社
半導体記憶装置
Gazette classification：公開公報 Application number：特願平8-149615 Applicant：シャープ株式会社

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