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J-GLOBAL ID：200903004419931765

レイアウト検証プログラム、レイアウト検証方法およびレイアウト検証装置

Inventor：
金井 大

About 金井 大


Applicant, Patent owner：
富士通マイクロエレクトロニクス株式会社

About 富士通マイクロエレクトロニクス株式会社


Agent (1)： 服部 毅巖
Gazette classification：公開公報
Application number (International application number)：2007246089
Publication number (International publication number)：2009075971
Application date： Sep. 21, 2007
Publication date： Apr. 09, 2009
Summary：
【課題】歩留まりの低下を防止することができる。【解決手段】コンピュータ1は、以下の機能を有する。検証手段2は、レイアウト設計によって所定の配線部位3に配設されている複数のビア4、5より少ないビアの個数でタイミング検証を行う。レイアウト修正手段6は、タイミング検証の結果、遅延時間が所定時間を満たさない場合、配線部位3のビアの個数を調整してレイアウトを修正する。ビアの切断時等においてもタイミングエラーの発生を防止することができ、歩留まりや信頼性の向上を図ることができる。【選択図】図1
Claim (excerpt)：
デバイス間のタイミングを検証してレイアウトを検証するレイアウト検証プログラムにおいて、 コンピュータを、 レイアウト情報格納部に格納されているレイアウト情報を取り出し、レイアウト設計によって所定の配線部位に配設されている複数のビアより少ないビアの個数でタイミング検証を行う検証手段、 前記タイミング検証の結果、遅延時間が所定時間を満たさない場合、前記配線部位のビアの個数を調整してレイアウトを修正するレイアウト修正手段、 として機能させることを特徴とするレイアウト検証プログラム。
IPC (2)：
G06F 17/50 ,  H01L 21/82
FI (4)：
G06F17/50 658J ,  G06F17/50 668M ,  H01L21/82 T ,  G06F17/50 670D
F-Term (16)：
5B046AA08 ,  5B046BA06 ,  5B046JA01 ,  5F064BB19 ,  5F064EE02 ,  5F064EE03 ,  5F064EE22 ,  5F064EE27 ,  5F064EE42 ,  5F064EE43 ,  5F064EE47 ,  5F064HH02 ,  5F064HH06 ,  5F064HH10 ,  5F064HH13 ,  5F064HH14
Patent cited by the Patent：
Cited by applicant (2)

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