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J-GLOBAL ID:200903005105380760

SOI構造の半導体装置

Inventor:
Applicant, Patent owner:
Agent (1): 野河 信太郎
Gazette classification:公開公報
Application number (International application number):1998344247
Publication number (International publication number):2000174283
Application date: Dec. 03, 1998
Publication date: Jun. 23, 2000
Summary:
【要約】【課題】 動作状態ではMOSFETの低電圧動作を実現するために閾値電圧を低く設定し、OFF状態ではOFFリーク電流を低減するために閾値電圧を高く設定することができる基板ドーピングプロファイルを持つSOI構造の半導体装置を提供する。【解決手段】 埋め込み絶縁膜2及び第1導電型の表面半導体層3が積層されてなるSOI基板と、表面半導体層3に形成されたソース/ドレイン領域6、7と、ソース/ドレイン領域6、7間の第1導電型チャネル領域上にゲート絶縁膜24とゲート電極11とを有してなり、ソース/ドレイン領域6、7が表面半導体層3の厚さよりも薄く、チャネル領域が埋め込み絶縁膜2近傍においてその表面領域よりも不純物濃度が高い第1導電型高濃度不純物拡散層5を有しているSOI構造の半導体装置。
Claim (excerpt):
埋め込み絶縁膜及び第1導電型の表面半導体層が積層されてなるSOI基板と、前記表面半導体層に形成された第2導電型ソース/ドレイン領域と、該ソース/ドレイン領域間の第1導電型チャネル領域上にゲート絶縁膜を介して形成されたゲート電極とからなり、前記ソース/ドレイン領域が、前記表面半導体層の厚さよりも薄く形成されており、前記チャネル領域が、前記埋め込み絶縁膜近傍においてその表面領域よりも第1導電型不純物濃度が高く設定された第1導電型高濃度不純物拡散層を有していることを特徴とするSOI構造の半導体装置。
IPC (4):
H01L 29/786 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78
FI (4):
H01L 29/78 618 F ,  H01L 27/08 321 C ,  H01L 29/78 301 H ,  H01L 29/78 613 A
F-Term (60):
5F040DA06 ,  5F040DA27 ,  5F040DB03 ,  5F040DC01 ,  5F040DC03 ,  5F040EB12 ,  5F040EC07 ,  5F040EC12 ,  5F040EC13 ,  5F040EE05 ,  5F040EF02 ,  5F040EK01 ,  5F040EK03 ,  5F040EK05 ,  5F040FA03 ,  5F040FB02 ,  5F048AC03 ,  5F048BA09 ,  5F048BA15 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BG01 ,  5F048BG07 ,  5F048BG12 ,  5F048BG15 ,  5F110AA01 ,  5F110AA06 ,  5F110AA08 ,  5F110AA09 ,  5F110AA30 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD03 ,  5F110DD04 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD22 ,  5F110EE01 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE31 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG32 ,  5F110GG37 ,  5F110GG52 ,  5F110GG58 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ06 ,  5F110HJ13 ,  5F110HM15 ,  5F110NN62 ,  5F110NN66 ,  5F110QQ11
Patent cited by the Patent:
Cited by applicant (2) Cited by examiner (2)

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