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J-GLOBAL ID：200903007030925343

半導体装置

Inventor：
田中 雅浩

About 田中 雅浩


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000141914
Publication number (International publication number)：2001326353
Application date： May. 15, 2000
Publication date： Nov. 22, 2001
Summary：
【要約】【課題】 コンタクト抵抗の低減とキャリア注入効率の低減を図る。【解決手段】 n型半導体基板1内には、p型不純物層2が形成される。p型不純物層2の不純物濃度は、低く、かつ、その深さは、1.0μm以下と十分に浅いため、キャリア注入効率が低減される。p型不純物層2内には、コンタクト抵抗を下げるための高濃度のp型コンタクト層4が形成される。p型コンタクト層4の深さは、0.2μm以下と十分に浅いため、キャリア注入効率に影響を与えることがない。また、p型コンタクト層4と電極3の間には、p型コンタクト層の濃度プロファイルのピーク位置まで達するシリサイド層5が形成される。このシリサイド層5により、さらなるコンタクト抵抗の低下を実現する。
Claim (excerpt)：
第1導電型の半導体基板と、前記半導体基板の一面側に形成され、前記半導体基板の表面から1.0μm以下の厚さを有する第2導電型の不純物層と、前記不純物層内に形成され、前記半導体基板の表面から0.2μm以下の厚さを有し、前記不純物層の厚さよりも薄く、前記不純物層の不純物濃度よりも濃い第2導電型のコンタクト層と、前記コンタクト層上に形成される第1電極とを具備することを特徴とする半導体装置。
IPC (4)：
H01L 29/78 655 ,  H01L 29/78 ,  H01L 29/78 652 ,  H01L 21/28 301
FI (4)：
H01L 29/78 655 C ,  H01L 29/78 655 D ,  H01L 29/78 652 J ,  H01L 21/28 301 M
F-Term (11)：
4M104BB02 ,  4M104BB03 ,  4M104CC01 ,  4M104DD26 ,  4M104DD37 ,  4M104DD43 ,  4M104DD78 ,  4M104DD84 ,  4M104FF31 ,  4M104GG20 ,  4M104HH15
Patent cited by the Patent：
Cited by examiner (4)
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