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J-GLOBAL ID：200903007464816518

半導体装置及びその製造方法

Inventor： 小野 瑞城 ,  鳥海 明
Applicant, Patent owner： 株式会社東芝
Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：1998345632
Publication number (International publication number)：2000174269
Application date： Dec. 04, 1998
Publication date： Jun. 23, 2000
Summary：

【要約】【課題】 素子の動作速度を損なうことなく、縦型構造の電界効果トランジスタにおける短チャネル効果を有効に抑制する。【解決手段】 縦型柱状構造の電界効果トランジスタを有する半導体装置において、p型シリコン基板10の表面層にn型拡散層領域12が形成され、この上にn型シリコン層13,埋め込み絶縁膜14及びn型シリコン層15を積層し、且つ埋め込み絶縁膜14がシリコン層13,15よりも内側に後退してなる柱状構造部16が形成され、この柱状構造部16の側面にシリコン層17が形成され、シリコン層17の表面にゲート絶縁膜18を介してゲート電極19が形成されている。

Claim (excerpt)：

半導体基板上の一部に半導体層を形成し、この半導体層の側面にゲート電極を形成して縦型構造の電界効果トランジスタを構成した半導体装置であって、前記電界効果トランジスタのチャネルが形成される領域の少なくとも一部に、該チャネルの深さを実質的に浅くするための絶縁膜を形成してなることを特徴とする半導体装置。

IPC (4)：

H01L 29/78 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/786

FI (4)：

H01L 29/78 301 V ,  H01L 27/08 102 E ,  H01L 29/78 626 A ,  H01L 29/78 653 B

F-Term (38)：

5F040DA00 ,  5F040DA01 ,  5F040DA18 ,  5F040DB03 ,  5F040DC01 ,  5F040EC07 ,  5F040EE03 ,  5F040EF04 ,  5F040EF18 ,  5F040EH07 ,  5F040EK01 ,  5F040EK05 ,  5F040EM01 ,  5F040EM02 ,  5F040FC00 ,  5F040FC05 ,  5F040FC06 ,  5F040FC21 ,  5F040FC28 ,  5F048AA00 ,  5F048AA01 ,  5F048AC00 ,  5F048AC03 ,  5F048AC10 ,  5F048BA01 ,  5F048BB05 ,  5F048BC03 ,  5F048BC06 ,  5F048BE03 ,  5F048BF02 ,  5F048BG01 ,  5F048BG13 ,  5F110AA01 ,  5F110AA04 ,  5F110CC10 ,  5F110DD05 ,  5F110GG21 ,  5F110NN62

Patent cited by the Patent：

Cited by applicant (3)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平4-270052   Applicant：日本電気株式会社
• 特開昭59-035463
  
• 特開昭60-189962
  

Cited by examiner (3)

• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平4-270052   Applicant：日本電気株式会社
• 特開昭59-035463
  
• 特開昭60-189962