Pat

J-GLOBAL ID：200903007716010325

半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法

Inventor： 金 鎭元 ,  ▲黄▼ 哲盛 ,  李 相▲忍▼
Applicant, Patent owner： 三星電子株式会社
Agent (1)： 志賀 正武 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997164676
Publication number (International publication number)：1998209399
Application date： Jun. 20, 1997
Publication date： Aug. 07, 1998
Summary：

【要約】【課題】 高集積化された半導体素子の高い縦横比を持つ埋没コンタクトホールの内部に容易に電極物質を充填させて、強誘電体材質の誘電体膜を使用してキャパシタを製造する場合発生する拡散防止膜の酸化を防止して、DRAM素子のキャパシタ特性を改善して、半導体素子の信頼性を向上させる。【解決手段】 埋没コンタクトホール104が形成されている半導体の基板100上にCVD法とPVD法を利用して第1導電性膜108と第2導電性膜110を各各蒸着する工程と、前記第1導電性膜108及び第2導電性膜110を高温熱処理して前記第1導電性膜108及び第2導電性膜110をリフローさせる工程とで行われる。

Claim (excerpt)：

埋没コンタクトホールが形成されている半導体基板上に、化学蒸着法と物理蒸着法を利用して第1導電性膜と第2導電性膜を各各蒸着する工程と、前記第1導電性膜及び第2導電性膜を高温熱処理して前記第1導電性膜及び第2導電性膜をリフローさせる工程とでなることを特徴とする半導体素子のコンタクト配線方法。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/285 301 ,  H01L 21/768 ,  H01L 27/04 ,  H01L 21/822

FI (5)：

H01L 27/10 621 Z ,  H01L 21/285 301 R ,  H01L 21/90 D ,  H01L 27/04 C ,  H01L 27/10 651

Patent cited by the Patent：

Cited by examiner (2)

• 半導体素子の配線層形成方法
  Gazette classification：公開公報   Application number：特願平7-304452   Applicant：エルジイ・セミコン・カンパニイ・リミテッド
• 半導体装置及びその製造方法
  Gazette classification：公開公報   Application number：特願平6-305882   Applicant：株式会社日立製作所