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J-GLOBAL ID：200903011079401150

ゲートの誘電性スタックの制御された形成方法

Inventor： ステファン・デ・ヘント ,  ラッシュ-アケ・ラグナション ,  スフェン・ファン・エルショッホト ,  チャン・シー-シュン ,  クリストフ・アデルマン ,  トム・スフラム
Applicant, Patent owner： アンテルユニヴェルシテール・ミクロ-エレクトロニカ・サントリュム・ヴェー・ゼッド・ドゥブルヴェ ,  タイワン・セミコンダクター・マニュファクチャリング・カンパニー・リミテッド
Agent (3)： 山田 卓二 ,  田中 光雄 ,  中野 晴夫
Gazette classification：公開公報
Application number (International application number)：2008002390
Publication number (International publication number)：2008198995
Application date： Jan. 09, 2008
Publication date： Aug. 28, 2008
Summary：

【課題】ゲートの誘電性スタックの制御された形成方法を提供する。【解決手段】半導体基板に誘電性材料層を形成し、上記誘電性材料層上に希土類酸化物層を堆積し、上記希土類酸化物層上に金属ゲート電極材料を堆積した後、焼き鈍しを行い希土類ケイ酸塩層を形成する。ここで、金属ゲート電極材料を堆積する前に、焼き鈍し工程は行わない。【選択図】図1(a)

Claim (excerpt)：

MOSFETデバイスにおけるゲートスタックを形成する方法であって、 -半導体基板(1)に、誘電性材料(2,2a)の少なくとも一つの層を形成し、該層の上部層には、Siを含む誘電性材料(Si-CDM)を備え、 -上記Si-CDM上に、少なくとも一つの希土類酸化物(REO)層(4)を堆積し、 -上記REO層(4)上に、金属ゲート電極(5)の形成に適した材料の少なくとも一つの層を堆積し、及び -上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積した後に、焼き鈍しを行い、それによって希土類ケイ酸塩(RES)層を形成し、 ここで、上記REO層上に金属ゲート電極を形成するのに適した上記材料を堆積させる前に、焼き鈍し工程は存在しない、ゲートスタック形成方法。

IPC (3)：

H01L 29/78 ,  H01L 21/822 ,  H01L 27/04

FI (2)：

H01L29/78 301G ,  H01L27/04 C

F-Term (22)：

5F038AC05 ,  5F038AC15 ,  5F038EZ17 ,  5F038EZ20 ,  5F140AA05 ,  5F140BA03 ,  5F140BA05 ,  5F140BA07 ,  5F140BA08 ,  5F140BD01 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BE09 ,  5F140BE10 ,  5F140BE16 ,  5F140BE17 ,  5F140BE19 ,  5F140BF01 ,  5F140BF10 ,  5F140BF11 ,  5F140BF14

Patent cited by the Patent：

Cited by examiner (1)

• 絶縁膜、および半導体装置
  Gazette classification：公開公報   Application number：特願2005-018482   Applicant：株式会社東芝

Article cited by the Patent：

Cited by examiner (2)

• Work function engineering using lanthanum oxide interfacial layers
• Thermally Stable N-Metal Gate MOSFETs Using La-Incorporated HfSiO Dielectric