半導体集積回路

Inventor： , , , ,
Applicant, Patent owner：
Agent (1)：玉村静世
Gazette classification：公開公報
Application number (International application number)：1995170203
Publication number (International publication number)：1996339697
Application date： Jun. 13, 1995
Publication date： Dec. 24, 1996
Summary：

【要約】【目的】高速テストには2相クロックを、低速テストには1相クロックを利用して、全体としてのテスト効率を向上させる【構成】位相差のあるクロック信号(CK00,CK10)を用いてメモリ部(101,102)のアドレス入力ラッチタイミングをずらし、複数個のメモリ部を利用した全体としての内部動作を高速化する。データ出力ラッチ回路(107,108)を備え、アドレス入力ラッチ回路(105,106)のアドレスラッチからメモリ部のデータ出力までの時間をテストできる。制御回路(115,116)は、テストモードでのアドレスラッチタイミングとデータラッチタイミングを2相のクロック信号(CK00とCK01)にて行う状態と、1相のクロック信号(CK00)にて行う状態とを選択する。

Claim (excerpt)：

内部アドレス信号のデコード結果に基づいてメモリセルを選択し、選択されたメモリセルのデータを読み出すメモリ部と、メモリ部の前記内部アドレス信号入力端子に出力が結合されクロック端子に供給される信号の第1の状態から第2の状態への変化に同期して前記内部アドレス信号を保持してメモリ部に供給するアドレス入力ラッチ回路と、前記メモリ部の前記データ読出し用のデータ端子に入力が結合されクロック端子に供給される信号の第2の状態において入力を出力に伝達し、前記信号の第2の状態から第1の状態への変化に同期して入力データを保持して出力するデータ出力ラッチ回路と、前記アドレス入力ラッチ回路のクロック入力端子に接続された第1のクロック配線と、前記データ出力ラッチ回路のクロック入力端子に、前記第1のクロック配線からのクロック信号、第2のクロック配線からのクロック信号、及び前記第2の状態に固定された信号の中から選ばれた任意の一つの信号を選択的に供給する制御回路と、を複数組供え、更に、前記データ出力ラッチ回路の出力を受けて論理動作を行う論理回路を備えて、1チップ化されて成るものであることを特徴とする半導体集積回路。

Patent cited by the Patent：

Cited by applicant (2)

メモリー評価回路
Gazette classification：公開公報 Application number：特願平3-356074 Applicant：日本電気株式会社
半導体論理装置
Gazette classification：公開公報 Application number：特願平4-209939 Applicant：三菱電機株式会社

Cited by examiner (2)

メモリー評価回路
Gazette classification：公開公報 Application number：特願平3-356074 Applicant：日本電気株式会社
半導体論理装置
Gazette classification：公開公報 Application number：特願平4-209939 Applicant：三菱電機株式会社

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