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J-GLOBAL ID：200903012987882178

薄膜半導体装置、液晶表示装置及びその製造方法、並びに電子機器

Inventor：
宮坂 光敏

About 宮坂 光敏

, 
竹中 敏

About 竹中 敏


Applicant, Patent owner：
セイコーエプソン株式会社

About セイコーエプソン株式会社


Agent (1)： 鈴木 喜三郎 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995339750
Publication number (International publication number)：1997116167
Application date： Dec. 26, 1995
Publication date： May. 02, 1997
Summary：
【要約】【課題】 各TFTをLDD構造とすることによってCMOS回路における動作を高速化するとともに、各TFTの電気的特性をそれぞれ個別的に最適化することによって、表示品質の向上などを図ることができる薄膜半導体装置、液晶表示装置、およびその製造方法を提供すること。【解決手段】 アクティブマトリクス基板1では、ドレイン端における電界強度を緩和する目的のために、ソース領域11、21、31およびドレイン領域12、22、32には、ゲート電極の端部に対峙する部分が低濃度ソース領域111、211、311、および低濃度ドレイン領域121、221、321になっている。N型のTFT10、20では、低濃度ソース領域111、211、および低濃度ドレイン領域121、221の不純物濃度は、0.5×1018cm-3であるが、P型のTFT30では、それよりも高く、低濃度ソース領域311および低濃度ドレイン領域321の不純物濃度は、2.0×1018cm-3である。
Claim (excerpt)：
N型およびP型の薄膜トランジスタによりCMOS回路が構成された薄膜半導体装置において、前記N型およびP型の薄膜トランジスタは、ソース・ドレイン領域のうち、ゲート電極の端部に対して前記ゲート絶縁膜を介して対峙する部分に低濃度ソース・ドレイン領域を備えるとともに、前記P型の薄膜トランジスタにおける前記低濃度・ドレイン領域の不純物濃度は、前記N型の薄膜トランジスタにおける前記低濃度ソース・ドレイン領域の不純物濃度に比較して高いことを特徴とする薄膜半導体装置。
IPC (5)：
H01L 29/786 ,  G02F 1/136 500 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336
FI (5)：
H01L 29/78 613 A ,  G02F 1/136 500 ,  H01L 27/08 321 E ,  H01L 29/78 612 B ,  H01L 29/78 616 A
Patent cited by the Patent：
Cited by examiner (14)
  • マトリクス回路駆動装置
    Gazette classification：公開公報   Application number：特願平3-334597   Applicant：カシオ計算機株式会社
  • 薄膜トランジスタの製造方法
    Gazette classification：公開公報   Application number：特願平4-269173   Applicant：カシオ計算機株式会社
  • MOS半導体装置及びその製造方法
    Gazette classification：公開公報   Application number：特願平3-263262   Applicant：サムスング・ジョンジャ・ジュシクフェサ
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