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J-GLOBAL ID：200903013860723700

半導体装置及びその製造方法

Inventor：
小田 典明

About 小田 典明


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 西村 征生
Gazette classification：公開公報
Application number (International application number)：1998023304
Publication number (International publication number)：1999224863
Application date： Feb. 04, 1998
Publication date： Aug. 17, 1999
Summary：
【要約】【課題】 コンタクト層として用いたシリサイド層のコンタクト抵抗の増加を抑制する。【解決手段】 pチャネル型MOSトランジスタ2のp+型ソース領域5及びp+型ドレイン領域6に、及びnチャネル型MOSトランジスタ3のn+型ソース領域25及びn+型ドレイン領域26に、それぞれCo-Si-Ti合金層からなるSiリッチシリサイド層12、32を形成する。
Claim (excerpt)：
基板の上に形成された半導体領域に直接接するコンタクト層としてシリサイド層が形成されてなる半導体装置であって、前記シリサイド層は、コンタクト抵抗を著しく減少させる程度の量のSiを含んだSiリッチの状態になっていることを特徴とする半導体装置。
IPC (3)：
H01L 21/28 301 ,  H01L 21/768 ,  H01L 29/78
FI (3)：
H01L 21/28 301 T ,  H01L 21/90 C ,  H01L 29/78 301 X
Patent cited by the Patent：
Cited by examiner (8)
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