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J-GLOBAL ID：200903014418538194

半導体装置の製造方法

Inventor：
玉置 徳彦

About 玉置 徳彦


Applicant, Patent owner：
松下電器産業株式会社

About 松下電器産業株式会社


Agent (1)： 岡田 和秀
Gazette classification：公開公報
Application number (International application number)：1997070016
Publication number (International publication number)：1998270444
Application date： Mar. 24, 1997
Publication date： Oct. 09, 1998
Summary：
【要約】【課題】 平坦化処理を、精度高くかつ安価に実施できるようにする。【解決手段】基板1上の層間絶縁膜4上にこれより耐研磨性を有する研磨抑制膜5を形成し、さらに層間絶縁膜4表面の凸部4aを覆う膜領域を選択的に除去したのち、層間絶縁膜4を研磨して平坦化させる半導体装置の製造方法において、凸部形状に対する研磨速度をPS1とし、凹部形状に対する研磨速度をPS2とした場合の研磨速度比(PS1/PS2)が平坦化より高い研磨処理により研磨抑制膜5の選択的除去を行い、これによって研磨抑制膜5の選択的除去を容易にしかも自己整合的に行えるようにする。
Claim (excerpt)：
表面に凹凸形状が形成された基板上に被覆層を形成する被覆層形成工程と、前記被覆層上に、この被覆層より耐研磨性を有する研磨抑制膜を形成する研磨抑制膜形成工程と、前記研磨抑制膜の全膜領域のうち、前記凹凸形状に応じて前記被覆層表面に形成された凸部を覆う膜領域を、選択的に除去する研磨抑制膜除去工程と、前記被覆層を研磨して平坦化させる平坦化工程とを含んだ半導体装置の製造方法であって、前記研磨抑制膜除去工程を研磨抑制膜を研磨することで行うとともに、凸部形状に対する研磨速度をPS1とし、凹部形状に対する研磨速度をPS2とした場合に、前記平坦化工程の研磨速度比(PS1/PS2)より前記研磨抑制膜除去工程の研磨速度比(PS1/PS2)を高くすることを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/3205 ,  H01L 21/304 321
FI (2)：
H01L 21/88 K ,  H01L 21/304 321 M
Patent cited by the Patent：
Cited by applicant (2) Cited by examiner (2)

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