半導体記憶装置及びメモリセルアレイの消去方法

Inventor：
Applicant, Patent owner：
Agent (2)：政木良文 , 橋本薫
Gazette classification：公開公報
Application number (International application number)：2002353732
Publication number (International publication number)：2004185754
Application date： Dec. 05, 2002
Publication date： Jul. 02, 2004
Summary：

【課題】データの消去、再書き込みが迅速且つ確実に行なえる自由度の高い半導体記憶装置及びメモリセルアレイの消去方法を提供する。【解決手段】電気抵抗の変化により情報を記憶する可変抵抗素子24と選択トランジスタ21とで構成される不揮発性のメモリセル20をマトリックス状に配列し、所定のメモリセルを選択するためにワード線WL1、・・・、WLmとビット線BL1、・・・、BLnとを配列してなるメモリセルアレイに対して、メモリセルアレイに接続するワード線WL、ビット線BL、ソース線SLに所定の印加条件で電圧を印加して前記可変抵抗素子の電気抵抗を所定の消去状態にする消去手段13を備え、消去手段13は、メモリセルアレイ内の全てのメモリセル20を一括に消去する一括消去モードと、当該メモリセルアレイ内の一部のメモリセル20を個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替える。【選択図】図1

Claim (excerpt)：

不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを一または複数有する半導体記憶装置であって、前記メモリセルは、電気抵抗の変化により情報を記憶する可変抵抗素子の一端側と選択トランジスタのドレインを接続してなり、且つ、前記メモリセルアレイ内において、前記抵抗変化素子の他端側と前記選択トランジスタのソースの何れか一方を前記列方向に沿って前記ビット線に共通接続し、その他方をソース線に共通接続し、前記選択トランジスタのゲートを前記行方向に沿って前記ワード線に共通接続してなり、前記メモリセルアレイに接続する前記ワード線、前記ビット線、及び、前記ソース線に夫々所定の印加条件で電圧を印加し、当該メモリセルアレイ内の消去対象の前記メモリセル内の前記可変抵抗素子の電気抵抗を所定の消去状態にすることにより当該メモリセル内の前記情報を消去する消去手段を備え、前記消去手段は、前記メモリセルアレイの少なくとも一つにおいて、当該メモリセルアレイ内の全ての前記メモリセルを一括に消去する一括消去モードと、前記消去手段が当該メモリセルアレイ内の一部の前記メモリセルを個別に消去する個別消去モードとを、前記電圧の印加条件によって切り替えることを特徴とする半導体記憶装置。

IPC (4)：

G11C13/00 , G11C11/15 , H01L27/10 , H01L27/105

FI (4)：

G11C13/00 A , G11C11/15 140 , H01L27/10 451 , H01L27/10 447

F-Term (4)：

5F083FZ10 , 5F083GA01 , 5F083JA21 , 5F083JA45

Patent cited by the Patent：

Cited by examiner (6)

特開平4-255996
特表昭58-501527
特許第6473332号

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