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J-GLOBAL ID：200903018444217920

電力用半導体装置

Inventor：
山口 正一

About 山口 正一

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二宮 英彰

About 二宮 英彰

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大村 一郎

About 大村 一郎

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井上 智樹

About 井上 智樹


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (7)： 鈴江 武彦 ,  村松 貞男 ,  坪井 淳 ,  橋本 良郎 ,  河野 哲 ,  中村 誠 ,  河井 将次
Gazette classification：公開公報
Application number (International application number)：2002318059
Publication number (International publication number)：2004153112
Application date： Oct. 31, 2002
Publication date： May. 27, 2004
Summary：
【課題】低オン電圧を維持し且つスイッチング特性の良好な電力用半導体装置を提供する。【解決手段】電力用半導体装置は、第2導電型のコレクタ層(3)から離間した位置で、メインセル(MR)とダミーセル(DR)とを区画するように間隔をおいて第1導電型の第1ベース層(1)内に配設された複数のトレンチ(4)を含む。メインセル内に第2導電型の第2ベース層(7)と第1導電型のエミッタ層(8)とが配設され、ダミーセル内に第2導電型のバッファ層(9)が配設される。メインセルに隣接するトレンチ内にゲート絶縁膜(5)を介してゲート電極(6)が配設される。バッファ層とエミッタ電極との間に無限大の抵抗値を有するバッファ抵抗が挿入される。ダミーセルには、コレクタ層からバッファ層に流入して蓄積される第1導電型のキャリアの量を減少させる抑制構造(9a)が付加される。【選択図】 図14
Claim (excerpt)：
第1導電型の第1ベース層と、 前記第1ベース層上に配設された第2導電型のコレクタ層と、 前記コレクタ層から離間した位置で、メインセルとダミーセルとを区画するように間隔をおいて前記第1ベース層内に配設された複数のトレンチと、 前記メインセル内で前記第1ベース層上に配設された第2導電型の第2ベース層と、 前記第2ベース層上に配設された第1導電型のエミッタ層と、 前記ダミーセル内で前記第1ベース層上に配設された第2導電型のバッファ層と、 前記複数のトレンチ内、前記メインセルに隣接するトレンチ内に配設され、前記第1ベース層と前記エミッタ層とにより挟まれた前記第2ベース層の部分にゲート絶縁膜を介して対向するゲート電極と、 前記コレクタ層上に配設されたコレクタ電極と、 前記第2ベース層及び前記エミッタ層上に配設されたエミッタ電極と、 前記バッファ層と前記エミッタ電極との間に挿入されたバッファ抵抗と、 を具備し、 前記メインセルは、前記装置のオン状態において前記第1ベース層から前記第2ベース層を介して前記エミッタ電極へ向かう第2導電型のキャリアの流れに対して抵抗を増加させるのに十分に狭い電流通路を形成し、これにより、前記エミッタ層から前記第1ベース層への第1導電型のキャリアの注入効率を向上させるように設定され、 前記バッファ抵抗の抵抗値は、前記装置のターンオンの際に、ゲート・エミッタ間印加電圧によりゲート・コレクタ間を充電する期間において、ゲートの負性容量によりゲート・エミッタ間電圧の上昇を生じさせる抵抗値よりも小さくなるように設定されることを特徴とする電力用半導体装置。
IPC (2)：
H01L29/78 ,  H01L29/786
FI (5)：
H01L29/78 655A ,  H01L29/78 653A ,  H01L29/78 655E ,  H01L29/78 616V ,  H01L29/78 626A
F-Term (8)：
5F110AA01 ,  5F110BB12 ,  5F110CC09 ,  5F110DD05 ,  5F110DD13 ,  5F110EE22 ,  5F110GG02 ,  5F110GG12
Patent cited by the Patent：
Cited by examiner (3)

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