半導体メモリとその製造方法、スタックドキャパシタ

Inventor：
Applicant, Patent owner：
Agent (1)：吉田茂明 (外2名)
Gazette classification：公開公報
Application number (International application number)：1995115810
Publication number (International publication number)：1996316430
Application date： May. 15, 1995
Publication date： Nov. 29, 1996
Summary：

【要約】【目的】下部電極の中央部に生じる凹部をなくし、リーク電流を低減化してキャパシタの電気特性の向上を図る。【構成】トランジスタを覆うように第1層間絶縁膜10とその上にCMPのストッパ材となる第2層間絶縁膜11を順次に形成し、コンタクトホール12を形成した上で、ポリシリコン膜を成膜してコンタクトホール12を埋める。CMPによりポリシリコン膜を研磨して、第2層間絶縁膜11を30〜100nmの厚さとする。これにより、凹部の無い平坦な上面を有するポリシリコンプラグ14が形成され、その上に形成する下部電極(15,16)もまた凹部の無い均一な膜厚の膜となり、強誘電体膜21の中央部にも凹部が生じない。従って、下部電極(15,16)の側面を枠付ける酸化膜スペーサ19の落ち込み量も小さくなり、しかもメタル配線24の形成も容易となる。

Claim (excerpt)：

半導体基板と、前記半導体基板の主面に形成されたトランジスタの拡散層と、前記トランジスタを覆うように前記半導体基板の主面上に平滑に形成された第1層間絶縁膜と、前記第1層間絶縁膜とは異種類の絶縁膜であって且つCMP法を用いた研磨のストッパ材となり得る材質の絶縁膜からなり、前記第1層間絶縁膜の上面に平坦に形成された第2層間絶縁膜と、前記第2及び第1層間絶縁膜内に形成され、前記拡散層の上面の一部をその底面とするコンタクトホールと、前記コンタクトホール内の空間を埋めるように形成され且つ前記半導体基板の主面に対する前記第2層間絶縁膜の上面の高さと同一の高さを持つ平坦な上面を有するプラグと、前記プラグの上面上とその周辺の前記第2層間絶縁膜の上面上とに形成されたキャパシタ下部電極とを、備えた半導体メモリ。

IPC (4)：

H01L 27/108 , H01L 21/8242 , H01L 27/04 , H01L 21/822

FI (3)：

H01L 27/10 621 Z , H01L 27/04 C , H01L 27/10 621

Patent cited by the Patent：

Cited by examiner (8)

半導体デバイスおよび製造方法
Gazette classification：公開公報 Application number：特願平6-076400 Applicant：インターナショナル・ビジネス・マシーンズ・コーポレイション
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平4-287622 Applicant：三菱電機株式会社
半導体装置の製造方法
Gazette classification：公開公報 Application number：特願平4-305303 Applicant：エヌ・ベー・フィリップス・フルーイランペンファブリケン

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