Pat
J-GLOBAL ID:200903020588004305
半導体装置およびその製造方法
Inventor:
Applicant, Patent owner:
Agent (1):
井上 一 (外2名)
Gazette classification:公開公報
Application number (International application number):1999067225
Publication number (International publication number):2000269325
Application date: Mar. 12, 1999
Publication date: Sep. 29, 2000
Summary:
【要約】【課題】 良好な電気的特性を有する半導体装置およびその製造方法を提供する。【解決手段】 半導体装置の製造方法は、第1の配線層20の上に形成された絶縁層50において、第2の配線層44と、第1の配線層20と第2の配線層44とを接続するためのコンタクト層34とを同時に形成するものであって、以下の工程を含む。絶縁層50の上に、第2の配線層44が形成されることになる配線溝42の上方において開口部66を有する第1のマスク層60を形成する工程;絶縁層50および第1のマスク層60の上に、コンタクト層34が形成されることになるスルーホール32の上方において開口部68を有する第2のマスク層62を形成する工程;第2のマスク層62をマスクとして、絶縁層50をエッチングする工程;第1のマスク層60をマスクとして、絶縁層50をエッチングし、配線溝42とスルーホール32とを形成する工程;配線溝42とスルーホール32とに導電材を充填し、第2の配線層44とコンタクト層34とを形成する工程。
Claim (excerpt):
複数の配線層と、該配線層の相互間に存在する絶縁層とを含む半導体装置の製造方法であって、(A)第1の配線層の上に絶縁層を形成する工程、(B)前記絶縁層の上部において、第2の配線層を形成することになる領域に配線溝を形成し、かつ該絶縁層の下部において、該第2の配線層と前記第1の配線層とを電気的に接続するコンタクト層を形成することになる領域にスルーホールを形成する工程、および(C)前記配線溝および前記スルーホールに導電材を一体的に充填し、前記配線溝において前記第2の配線層を形成し、前記スルーホールにおいて前記コンタクト層を形成する工程を含み、前記工程(B)は、以下の工程(a)〜(d)を含む半導体装置の製造方法。(a)前記絶縁層の上に、前記配線溝を形成しようとする領域の上方において開口部を有する第1のマスク層を形成する工程、(b)前記第1のマスク層および前記絶縁層の上に、前記スルーホールを形成しようとする領域の上方において開口部を有する第2のマスク層であって、前記第1のマスク層とエッチングレートが異なる第2のマスク層を形成する工程、(c)前記第2のマスク層をマスクとして、前記絶縁層をエッチングする工程、および(d)前記第1のマスク層をマスクとして前記絶縁層をエッチングし、前記配線溝および前記スルーホールを形成する工程。
FI (2):
H01L 21/90 A
, H01L 21/90 C
F-Term (51):
5F033HH08
, 5F033HH09
, 5F033HH11
, 5F033HH12
, 5F033HH18
, 5F033HH19
, 5F033HH21
, 5F033HH32
, 5F033HH33
, 5F033JJ01
, 5F033JJ08
, 5F033JJ09
, 5F033JJ11
, 5F033JJ12
, 5F033JJ18
, 5F033JJ19
, 5F033JJ21
, 5F033JJ32
, 5F033JJ33
, 5F033MM02
, 5F033MM08
, 5F033MM12
, 5F033MM13
, 5F033NN06
, 5F033NN07
, 5F033PP06
, 5F033PP15
, 5F033PP19
, 5F033PP26
, 5F033QQ09
, 5F033QQ12
, 5F033QQ15
, 5F033QQ19
, 5F033QQ21
, 5F033QQ25
, 5F033QQ28
, 5F033QQ31
, 5F033QQ37
, 5F033QQ48
, 5F033RR01
, 5F033RR04
, 5F033RR06
, 5F033RR08
, 5F033RR21
, 5F033SS08
, 5F033SS10
, 5F033SS12
, 5F033SS15
, 5F033SS21
, 5F033XX24
, 5F033XX33
Patent cited by the Patent:
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