Pat
J-GLOBAL ID：200903020827914351

MOS型半導体装置の製造方法

Inventor：
河島 朋之

About 河島 朋之


Applicant, Patent owner：
富士電機デバイステクノロジー株式会社

About 富士電機デバイステクノロジー株式会社


Agent (1)： 山本 浩
Gazette classification：公開公報
Application number (International application number)：2006340251
Publication number (International publication number)：2008153454
Application date： Dec. 18, 2006
Publication date： Jul. 03, 2008
Summary：
【課題】酸化膜上へ薄膜半導体からなるカソード膜をエピタキシャル成長し、その膜の研磨処理時間を短縮し、低結晶欠陥のカソード膜を有するMOS型半導体装置製造方法の提供。【解決手段】一導電型半導体基板の主面に、第一開口領域を有する第一絶縁膜と、より薄い第二絶縁膜を形成し、第一開口領域内の第二絶縁膜に第二開口領域を形成する工程、第一開口領域の一部を埋める一導電型の第一カソード膜形成と第一開口領域の残部を埋める一導電型の第二カソード膜形成とを含むカソード膜形成工程、該カソード膜表面に第一カソード膜表面を覆うゲート絶縁膜とゲート電極を形成後、一導電型不純物と拡散係数の大きい他導電型不純物を、ゲート電極をマスクとしイオン注入と熱拡散により第一カソード膜内に他導電型ベース領域と高濃度一導電型エミッタ領域形成工程とを備え、第一開口領域を埋める第一カソード膜はエピタキシャル法によるMOS型半導体装置製造方法。【選択図】図1
Claim (excerpt)：
一導電型半導体基板の一方の主面に、第一開口領域を有する第一絶縁膜と該第一絶縁膜より薄い第二絶縁膜とを全面に重ねて形成し、前記第一開口領域の中央に形成されている前記第二絶縁膜に第二開口領域を形成する工程と、前記第一開口領域の一部を埋める一導電型の第一カソード膜形成と前記第一開口領域の残部を埋める一導電型の第二カソード膜形成とを含むカソード膜形成工程、該カソード膜表面に、少なくとも前記第一カソード膜表面を覆うゲート絶縁膜とゲート電極を形成後、一導電型不純物元素と拡散係数が該一導電型不純物元素より大きい他導電型不純物元素とを用い、前記ゲート電極をマスクとするイオン注入と熱拡散によって前記ゲート電極直下の第一カソード膜にまで広がる他導電型ベース領域と高濃度一導電型エミッタ領域を形成する工程と、前記ゲート電極を絶縁するように覆う層間絶縁膜と、前記他導電型ベース領域表面と前記高濃度一導電型エミッタ領域表面とに共通に接するカソード電極を形成する工程とを少なくとも備えるMOS型半導体装置の製造方法において、前記第一開口領域を埋める一導電型のカソード膜のうち、少なくとも前記第一カソード膜はエピタキシャル半導体成長膜により形成されることを特徴とするMOS型半導体装置の製造方法。
IPC (3)：
H01L 29/78 ,  H01L 21/336 ,  H01L 29/739
FI (4)：
H01L29/78 652E ,  H01L29/78 658E ,  H01L29/78 655A ,  H01L29/78 652G
Patent cited by the Patent：
Cited by applicant (5)
Show all

Return to Previous Page

TOP

BOTTOM