半導体素子の製造方法

Inventor：
Applicant, Patent owner：
Agent (1)：深見久郎 (外3名)
Gazette classification：公開公報
Application number (International application number)：1995332310
Publication number (International publication number)：1996236713
Application date： Dec. 20, 1995
Publication date： Sep. 13, 1996
Summary：

【要約】【課題】本発明は、隣接する電極間の絶縁特性を改善し集積度を向上し得る半導体素子の製造方法を提供しようとするものである。【解決手段】ゲート電極用第1導電層上にキャップ層を形成し、該キャップ層の側面にスペーサを形成してビットライン用第2導電層を形成するとき、該第2導電層が自己整合的に形成される半導体素子の製造方法を提供する。

Claim (excerpt)：

半導体素子の製造方法であって、フィールド酸化膜により活性領域と非活性領域とから区分される半導体基板の活性領域上に導電物質を塗布し第1導電層を形成する工程と、該第1導電層と上部構造物とを絶縁させるため第1キャップ層及び第2キャップ層を順次積層し、同様なマスクを用いて食刻する工程と、それら食刻された第1導電層、第2キャップ層、及び第2キャップ層をマスクとして半導体基板上にイオンを注入しソース/ドレイン領域を形成する工程と、それら食刻された第1導電層、第1キャップ層、及び第2キャップ層の側面に側壁スペーサを形成し、該側面スペーサの包含された全ての積層物上に保護膜及びコンタクト酸化膜を順次積層する工程と、該コンタクト酸化膜上に写真食刻マスクを形成し、これを用いてソース/ドレインの所定領域が露出されるように前記保護膜及びコンタクト酸化膜を食刻しコンタクトホールを形成する工程と、該コンタクトホールの包含された全ての積層物上に導電物質を塗布し、該コンタクトホールを通ってソース/ドレイン領域に接続される第2導電層を形成する工程と、を順次行う半導体素子の製造方法。

IPC (2)：

H01L 27/108 , H01L 21/8242

Patent cited by the Patent：

Cited by examiner (7)

半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-316988 Applicant：ローム株式会社
半導体装置およびその製造方法
Gazette classification：公開公報 Application number：特願平4-342092 Applicant：三菱電機株式会社
特開平4-211120

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