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J-GLOBAL ID：200903023358780569

半導体装置及びその製造方法

Inventor： 江崎 祐治 ,  西尾 伸也 ,  斎藤 文昭 ,  長澤 英夫 ,  帰山 敏行 ,  趙 成洙 ,  朝倉 久雄 ,  村田 純 ,  只木 芳隆 ,  関口 敏宏 ,  川北 恵三
Applicant, Patent owner： 日本テキサス・インスツルメンツ株式会社 ,  株式会社日立製作所
Agent (1)： 佐々木 聖孝
Gazette classification：公開公報
Application number (International application number)：1995248632
Publication number (International publication number)：1997069616
Application date： Aug. 31, 1995
Publication date： Mar. 11, 1997
Summary：

【要約】【課題】 主として電界強度を効果的に緩和すると共に、耐圧を向上させ、また製造工程も簡略化できる半導体装置と、その製造方法を提供すること。【解決手段】 NチャネルMOSトランジスタTR1 と、PチャネルMOSトランジスタTR3 とを有し、MOSトランジスタTR1 のソース領域及び/又はドレイン領域側のゲート電極端部の近傍での電界強度を緩和させるためのリン導入領域(N型領域81、82)と、MOSトランジスタTR3 のショートチャネル効果を抑制するためのリン導入領域(N型領域83、84)とが共通のイオン注入工程によって形成されている半導体装置と、その製造方法。

Claim (excerpt)：

第1導電型チャネルの第1絶縁ゲート電界効果トランジスタと、前記第1導電型とは逆導電型の第2導電型チャネルの第2絶縁ゲート電界効果トランジスタとを有し、前記第1絶縁ゲート電界効果トランジスタのソース領域及び/又はドレイン領域側のゲート電極端部の近傍での電界強度を緩和させるための第1導電型の不純物導入領域と、前記第2絶縁ゲート電界効果トランジスタのショートチャネル効果を抑制するための第1導電型の不純物導入領域とが共通の工程によって形成されている半導体装置。

IPC (6)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 21/336

FI (4)：

H01L 27/10 671 Z ,  H01L 27/08 321 C ,  H01L 27/10 681 F ,  H01L 29/78 301 P

Patent cited by the Patent：

Cited by examiner (2)

• 半導体装置およびその製造方法
  Gazette classification：公開公報   Application number：特願平6-313519   Applicant：三星電子株式会社
• ダイナミック・ランダム・アクセス・メモリーの製造に有用な相補型n-チャンネル及びp-チャンネル集積回路の作成
  Gazette classification：公開公報   Application number：特願平4-303298   Applicant：マイクロン・テクノロジー・インコーポレイテッド