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J-GLOBAL ID：200903023888320330

多層配線構造をもつ半導体装置およびその製造方法。

Inventor：
久保 亨

About 久保 亨


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 宮越 典明
Gazette classification：公開公報
Application number (International application number)：1999003601
Publication number (International publication number)：2000208516
Application date： Jan. 11, 1999
Publication date： Jul. 28, 2000
Summary：
【要約】【課題】 多層基板の積層の必要な工程において、化学機械的研磨方法を用いて積層基板平面の凹凸を理想的に平坦にさせる半導体装置の製造方法を提供する。【解決手段】 半導体基板11の上の絶縁層12に凹部17,18,19が形成され、その上に窒化チタン膜13が成膜された後に、その窒化チタン膜に覆われた表面上に導電体層を堆積させ、前記導電体層の不要な部分を化学機械的研磨方法を用いて除去することにより、前記絶縁層と面一の平面部分をもつ導電体層を前記凹部の中に形成する場合に、前記堆積ステップは、前記凹部の中に中空を残すように第1のタングステン層14を堆積させる第1の堆積ステップと、前記残された凹部の中の中空を充填するとともに第1のタングステン層を覆うように第1のタングステン層の上に、第1のタングステン層よりも研磨速度が遅い第2のタングステン層15を堆積させる第2の堆積ステップとを有する。
Claim (excerpt)：
半導体基板上の絶縁層に凹部が形成され、前記絶縁層および凹部の表面に所望の成膜処理が施された後に、前記処理済みの絶縁層および凹部の上に導電体層を堆積させ、前記導電体層の不要な部分を化学機械的研磨方法を用いて研磨除去することにより、前記絶縁層と実質的に面一の平面部分をもつ導電体層を前記凹部の中に形成する、多層配線構造をもつ半導体装置の製造方法において、前記堆積ステップは、前記凹部の中に中空を残すように前記処理済みの絶縁層および凹部の上に第1の導電体層を堆積させる第1の堆積ステップと、第1の堆積ステップで残された前記凹部の中の中空を充填するとともに第1の導電体層を覆うように第1の導電体層の上に、第1の導電体層よりも研磨速度が遅い第2の導電体層を堆積させる第2の堆積ステップとを有することを特徴とする、多層配線構造をもつ半導体装置の製造方法。
IPC (2)：
H01L 21/3205 ,  H01L 21/304 622
FI (2)：
H01L 21/88 B ,  H01L 21/304 622 X
F-Term (18)：
5F033HH19 ,  5F033HH33 ,  5F033JJ19 ,  5F033JJ33 ,  5F033KK01 ,  5F033MM00 ,  5F033MM12 ,  5F033MM13 ,  5F033NN06 ,  5F033NN07 ,  5F033PP06 ,  5F033PP33 ,  5F033QQ48 ,  5F033QQ49 ,  5F033RR04 ,  5F033SS15 ,  5F033WW03 ,  5F033XX01
Patent cited by the Patent：
Cited by examiner (3)

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