Pat
J-GLOBAL ID:200903024680330370
集積回路に適用するための薄膜およびバルク混合半導体基板ならびにその形成方法
Inventor:
Applicant, Patent owner:
Agent (1):
本城 雅則 (外1名)
Gazette classification:公開公報
Application number (International application number):1995176864
Publication number (International publication number):1996017694
Application date: Jun. 21, 1995
Publication date: Jan. 19, 1996
Summary:
【要約】【目的】 薄膜SOI素子、およびフィールドESD保護素子または高電圧I/Oバッファ回路を、同一基板上に配置可能とした薄膜およびバルク混合半導体基板を提供する。【構成】 集積回路用薄膜およびバルク混合半導体基板(10,30)を、2つの異なる処理を用いて作成する。第1処理では、標準ウエハ(11)の周辺(14)に沿ってマスクを設ける。内部のマスクされていない部分(16)に絶縁種を注入し、埋め込み誘電体層(18)を形成し、混合薄膜およびバルク半導体基板を形成する。或いは、薄膜ウエハの内側部分(36)にマスクを設け、エッチングすることにより、下層のバルク基板(11’)のウエハ周囲に沿った部分(40)を露出させる。次に、エピタキシャル層(50)を成長させて露出したバルク部分に積層し、混合基板を形成する。薄膜部分とバルク部分との境界に分離領域(24,52,46,54)を形成する。
Claim (excerpt):
集積回路に適用するための薄膜およびバルクの混合基板(10)を形成する方法であって:半導体基板(11)と、該半導体基板の第1部分(14)上に位置する注入マスク(12)を用意する段階;前記半導体の第2部分(16)の表面下に、埋め込み誘電体層(18)を形成する段階;前記半導体基板の第2部分内の埋め込み誘電体層と、前記半導体基板の第1部分との間の境界に、分離領域(24)を形成する段階;前記半導体基板の第1部分上に位置する第1素子(27)を形成する段階;および前記半導体基板の第2部分上に、3.3ボルト未満の供給電圧を有する第2素子(28)を形成する段階;から成ることを特徴とする方法。
IPC (6):
H01L 21/02
, H01L 27/04
, H01L 21/822
, H01L 27/08 331
, H01L 27/12
, H01L 29/786
FI (3):
H01L 27/04 H
, H01L 27/04 B
, H01L 29/78 613 Z
Patent cited by the Patent:
Cited by examiner (13)
-
特開昭61-121468
-
特開平3-082138
-
特開昭58-197839
-
半導体装置用貼り合わせ基板およびその製造方法
Gazette classification:公開公報
Application number:特願平4-287217
Applicant:日本電気株式会社
-
特開平4-345064
-
特開昭61-121468
-
特開平3-082138
-
特開昭58-197839
-
特開平4-345064
-
特開平1-223769
-
特開平2-180067
-
半導体装置およびその製造方法
Gazette classification:公開公報
Application number:特願平3-281021
Applicant:新日本製鐵株式会社
-
特開昭63-219157
Show all
Return to Previous Page